電源完整性設計

電源完整性設計2

電源完整性設計3

高速數字電路“接地”要點(diǎn)

電源完整性——理解與設計

 

時(shí)序問(wèn)題 

 

系統中數據的提取通常是由時(shí)鐘信號的上升沿 或下降沿觸發(fā)，按照一定的節拍進(jìn)行，數據應該及 時(shí)到達接收端并進(jìn)入穩態(tài)。數據的超時(shí)延時(shí)和數據 的信號畸變都會(huì )造成數據的讀取錯誤。接收端信號 由于出現嚴重的振鈴現象，部分進(jìn)入非穩定狀態(tài)， 會(huì )使數據不能被可靠地提取，造成誤碼問(wèn)題。

 

時(shí)序分析基本概念

 

傳輸時(shí)間：傳輸時(shí)間是指信號在傳輸線(xiàn)上的傳播延時(shí)，與線(xiàn)長(cháng)和信號傳播速度有關(guān)。通常我們認為信號在傳輸線(xiàn)的傳輸速度為6000mil/ns，可以根據信號傳輸線(xiàn)的長(cháng)度得出傳輸時(shí)間。

 

飛行時(shí)間（Flight Time）：指信號從驅動(dòng)端傳輸到接收端，并達到一定的電平之間的延時(shí)，和傳輸延遲和上升時(shí)間有關(guān)。

 

Tco：Tco是指器件的輸入時(shí)鐘邊緣觸發(fā)有效到輸出信號有效的時(shí)間差，這是信號在器件內部的所有延遲總和。

 

建立時(shí)間：指的是接收端能夠正確地鎖存數據，在時(shí)鐘邊沿來(lái)導之前應該保持穩定的最小時(shí)間，它表示數據有效必須先于時(shí)鐘有效的最小時(shí)間。

 

保持時(shí)間：為了成功的鎖存一個(gè)信號到接收端，器件必須要求數據信號在被時(shí)鐘沿觸發(fā)后繼續保持一段時(shí)間，以確保數據被正確的操作。這個(gè)最小的時(shí)間就是我們說(shuō)的保持時(shí)間。

 

時(shí)鐘抖動(dòng)（Jitter）：時(shí)鐘抖動(dòng)是指時(shí)鐘觸發(fā)沿的隨機誤差，時(shí)鐘抖動(dòng)通常指時(shí)鐘周期在周期與周期之間的變化。這個(gè)誤差是由時(shí)鐘發(fā)生器內部產(chǎn)生的，和后期布線(xiàn)沒(méi)有關(guān)系。

 

時(shí)鐘偏移（Skew）：是指由同樣的時(shí)鐘產(chǎn)生的多個(gè)子時(shí)鐘信號之間的延時(shí)差異。

 

采樣窗口：指我們通過(guò)示波器觀(guān)察到的信號的波形。

 

同步時(shí)鐘系統 時(shí)序設計——DDR為例

 

 DDR布線(xiàn)在PCB設計中占有舉足輕重的地位，設計成功的關(guān)鍵就是要保證系統有充足的時(shí)序裕量。要保證系統的時(shí)序，線(xiàn)長(cháng)匹配又是一個(gè)重要的環(huán)節。我們來(lái)回顧一下，DDR布線(xiàn)，線(xiàn)長(cháng)匹配的基本原則是：地址，控制/命令信號與時(shí)鐘做等長(cháng)。數據信號與DQS做等長(cháng)。為啥要做等長(cháng)？大家會(huì )說(shuō)是要讓同組信號同時(shí)到達接收端，好讓接收芯片能夠同時(shí)處理這些信號。那么，時(shí)鐘信號和地址同時(shí)到達接收端，波形的對應關(guān)系是什么樣的呢？我們通過(guò)仿真來(lái)看一下具體波形。

 

建立如下通道，分別模擬DDR3的地址信號與時(shí)鐘信號。

 

圖1 地址/時(shí)鐘仿真示意圖

 

為方便計算，我們假設DDR的時(shí)鐘頻率為500MHz，這樣對應的地址信號的速率就應該是500Mbps，這里大家應該明白，雖然DDR是雙倍速率，但對于地址/控制信號來(lái)說(shuō)，依然是單倍速率的。下面來(lái)看看波形，在地址與時(shí)鐘完全等長(cháng)的情況下，地址與數據端的接收波形如下圖2，紅色代表地址信號，綠色代表時(shí)鐘信號。

 

圖2 時(shí)鐘信號與地址信號波形

 

上面的波形我們似乎看不出時(shí)鐘與地址之間的時(shí)序關(guān)系是什么樣的，我們把它放在一個(gè)眼圖中，時(shí)序關(guān)系就很明確了。這里粗略的計算下建立時(shí)間與保持時(shí)間。如下圖

 

圖3 時(shí)鐘信號與地址信號波形

 

由上圖3.我們可以知道，該地址信號的建立時(shí)間大約為891ps，保持時(shí)間為881ps。這是在時(shí)鐘與地址信號完全等長(cháng)情況下的波形。如果地址與時(shí)鐘不等長(cháng)，信號又是什么樣的呢？仿真中，我們讓地址線(xiàn)比時(shí)鐘線(xiàn)慢200ps，得到的與眼圖如下：

 

圖4 時(shí)鐘信號與地址信號波形

 

由上圖可知，在地址信號比時(shí)鐘信號長(cháng)的情況下，保持時(shí)間為684ps，建立越為1.1ns?？梢?jiàn)，相對于地址線(xiàn)與時(shí)鐘線(xiàn)等長(cháng)來(lái)說(shuō)，地址線(xiàn)比時(shí)鐘線(xiàn)長(cháng)會(huì )使地址信號的建立時(shí)間更短。同理，如果時(shí)鐘線(xiàn)比地址線(xiàn)長(cháng)，則建立時(shí)間會(huì )變長(cháng)，而保持時(shí)間會(huì )變短。那么雙倍速率的數據信號又是怎樣的？下面通過(guò)具體的仿真實(shí)例來(lái)看一下。

 

圖5 DQ 與 DQS仿真示意

 

仿真通道如上圖所示，驅動(dòng)端和接收端為某芯片公司的IBIS模型，仿真波形如下：

 

圖6 DQ與DQS仿真波形

 

我們將DQS和DQ信號同時(shí)生成眼圖，在一個(gè)窗口下觀(guān)測，結果如下：

 

圖7 DQ與DQS眼圖

 

如上圖所示，大家可能發(fā)現了，如果按照原始對應關(guān)系，數據信號的邊沿和時(shí)鐘信號的邊沿是對齊的，如果是這樣，時(shí)鐘信號怎樣完成對數據信號的采樣呢？實(shí)際上并不是這樣的。以上仿真只是簡(jiǎn)單的將兩波形放在了一起，因為DQ和DQS的傳輸通道長(cháng)度是一樣的，所以他們的邊沿是對齊的。實(shí)際工作的時(shí)候，主控芯片會(huì )有一個(gè)調節機制。一般數據信號會(huì )比DQS提前四分之一周期被釋放出來(lái)，實(shí)際上，在顆粒端接收到的波形對應關(guān)系應該是這樣的：

 

圖8 平移后的眼圖

 

通過(guò)主控芯片的調節之后，DQS的邊沿就和DQ信號位的中心對齊了，這樣就能保證數據在傳輸到接收端有足夠的建立時(shí)間與保持時(shí)間。和上面分析時(shí)鐘與地址信號一樣，如果DQ與DQS之間等長(cháng)做的不好，DQS的時(shí)鐘邊沿就不會(huì )保持在DQ的中間位置，這樣建立時(shí)間或者保持時(shí)間的裕量就會(huì )變小。先簡(jiǎn)單的來(lái)看一張圖

 

圖9 延時(shí)偏差對時(shí)序的影響

 

上圖中，T_vb與T_va表示的是主控芯片在輸出數據時(shí)時(shí)鐘與數據之間的時(shí)序參數。在理想情況下，時(shí)鐘邊沿和數據電平的中心是對齊的，由于時(shí)鐘和數據傳輸通道不等長(cháng)，使得時(shí)鐘邊沿沒(méi)有和數據脈沖的中間位置對其，使得建立時(shí)間的裕量變小。在理解了這些基礎問(wèn)題之后，我們需要做的就是將這些時(shí)間參數轉化為線(xiàn)長(cháng)。

 

下面我們通過(guò)具體實(shí)例來(lái)看看時(shí)序的計算，下圖是Freescale MPC8572 DDR主控芯片手冊，這張圖片定義了從芯片出來(lái)的時(shí)候，DQS與DQ之間的相位關(guān)系。

 

圖10 MPC8572時(shí)序圖

 

圖11 MPC8572時(shí)序參數

 

顆粒端為美光DDR，該芯片的時(shí)序圖以及時(shí)序參數如下圖所示，這張圖片則定義了顆粒端芯片識別信號所需要的建立時(shí)間與保持時(shí)間。

 

圖12 DDR顆粒時(shí)序圖以及時(shí)序參數

 

我們用T_pcbskew來(lái)表示DQ與DQS之間的延時(shí)偏差，如果想要得到足夠的時(shí)序裕量，則延時(shí)偏差要滿(mǎn)足以下關(guān)系：

 

T_pcbskew《T_vb-T_setup

 

T_pcbskew》T_hold-T_va

 

代入數據，有：

 

T_vb-T_setup=375-215=160ps

 

T_hold-T_va=-160ps

 

這樣，如果傳輸線(xiàn)的速度按照6mil/ps來(lái)計算，T_pcbskew為+/-960mil。大家會(huì )發(fā)現裕量很大，當然這只是最理想情況，沒(méi)有考慮時(shí)鐘抖動(dòng)以及數據信號的抖動(dòng)，以及串擾、碼間干擾帶來(lái)的影響，如果把這些因素都考慮進(jìn)來(lái)，留給我們布線(xiàn)偏差的裕量就比較小了。

 

綜上所述，時(shí)序控制的目的就是要保證數據在接收端有充足的建立時(shí)間與保持時(shí)間

 

眼圖

 

眼圖(EYE Diagram)介紹

    

所謂眼圖簡(jiǎn)單的說(shuō)就是把一連串接收端接收到的脈沖信號(000,001,010,011, 100, 101,110,111)同時(shí)疊加在高速示波器上以形成眼圖，如下圖所示：  

 

圖1

    

若在眼圖中加入一個(gè)多邊形以標識信號真正存在的區域，即所謂的眼圖模板測試(Eye Mask)。因為眼圖模板測試可在一次量測中，計算出測試信號波形的上升時(shí)間、下降時(shí)間、噪聲與抖動(dòng)(Jitter)等，形成一套系統化的測量方法，因此眼圖已被多個(gè)協(xié)會(huì )(SATA, SAS, PCIE, USB, Ethernet等幾乎所有的高速總線(xiàn)協(xié)會(huì ))采用來(lái)規范各種通信互連系統的標準測試項目。

 

圖 2

    

眼圖的特性是累加了一連串的脈沖時(shí)序，因此它具有測量信號重復性的作用。圖1的眼圖可以呈現許多信息；假如整個(gè)互連通信系統無(wú)任何噪聲時(shí)，眼圖上的軌跡應為同一條直線(xiàn)。當噪聲越大時(shí)，信號變動(dòng)程度也越大，在垂直方向之疊合軌跡也越粗，誤碼率也將增加。如下圖所示：

 

圖3

    

眼圖的水平方向為時(shí)間軸，代表信號到達的時(shí)間，抖動(dòng)將造成水平方向上軌跡變粗。眼圖的左右邊沿可以測量出信號的上升時(shí)間和下降時(shí)間。眼圖形狀類(lèi)似于眼睛，當眼睛張的越大時(shí)，傳輸質(zhì)量越佳?；旧先粞蹐D的形狀呈現【瞇瞇眼】形狀時(shí)，表示信號質(zhì)量極非常差。如下圖所示：

 

圖4

 

在信號量測中，眼圖的形成正如上所述：由多個(gè)差分信號運算所累加而成。以SATA為例，其原理大致如下：

    

首先SATA 的信號pin角，大致上可分為T(mén)X+、TX-、RX+與RX-；由于SATA、SAS、PCI Express這類(lèi)總線(xiàn)都是以差分信號來(lái)取代傳統的單端信號傳輸，TX 為發(fā)送端，RX為接收端，而+、-則為差分的成對信號。參考圖5(A)與圖5(B)的信號波形圖（以TX 為例），當信號傳遞時(shí)，即使因外界的噪聲干擾，也不用擔心信號會(huì )有誤判的情形發(fā)生，因為差分信號的傳輸機制會(huì )將TX+與TX-作相減的運算，如圖5(C)所示，如果有噪聲，也不會(huì )傳遞到芯片內部，這樣就不會(huì )影響到正常的信號傳遞，從而提高噪聲容忍度。

 

圖5

    

而示波器在測量眼圖信號時(shí)，透過(guò)自觸發(fā)點(diǎn)之后，將TX+ - TX-的信號累加至示波器上,如下圖所示，即獲得了眼圖。

 

圖 6

    

很多人在稱(chēng)贊美女的時(shí)候，經(jīng)常會(huì )用【明眸皓齒】、【蜂腰美人】或【水蛇腰】來(lái)形容。其實(shí)在評判眼圖的質(zhì)量時(shí)，這個(gè)標準也蠻適用的。這其實(shí)就可以當作檢查眼圖是否完美的兩個(gè)重要準則：

 

    ■【明眸皓齒】：眼睛要大，如果配合上有眼圖模板的話(huà)，那么以眼圖模板當作瞳孔，則眼白（Margin）就必須要夠多。

 

    ■【蜂腰美人】：如圖7紅綠色圓圈中交叉的部分，必須要越小越好，最好是一個(gè)點(diǎn)，就像蜂腰美人一樣，比較瘦小，因為這里代表的是抖動(dòng)，如果太大就會(huì )造成誤碼率增加。抖動(dòng)越小則代表信號質(zhì)量越好，發(fā)生誤碼的機率越低。

 

圖 7

    

前面講到了眼圖模板，眼圖的測試主要是用來(lái)檢測高速串行傳輸的信號質(zhì)量，不論是SATA、PCI Express還是USB，標準都有提供眼圖模板的標準給工程師作為眼圖的測量準則。如圖8所示，是USB2.0 TX的眼圖模板，所謂的眼圖模板主要是用在判斷眼圖是否符合規范的要求，圖8中ABCDEF6點(diǎn)所圍成的六邊形紅色區域以及GH以上、IJ一下區域代表所謂的【禁止區域】,如果眼圖有任何信號波形位進(jìn)入這些紅色區域，則表示信號傳輸不滿(mǎn)足協(xié)議規范的要求(如圖9綠色圓圈處)。

 

圖 8

 

圖 9

 

眼圖的判斷

    

以上說(shuō)了那么多，現在就來(lái)看看眼圖到底如何來(lái)判斷。

    

首先，看是否【明眸】。眼圖是否夠大？是否有進(jìn)入內模板？是否有超過(guò)上下限。    

    

其次，看是都【蜂腰】。眼圖交叉點(diǎn)的部分，是否達到夠細？是否達到最小協(xié)議規范中抖動(dòng)的要求？

    

以上兩點(diǎn)需要同時(shí)滿(mǎn)足，才能說(shuō)明眼圖符合設計要求。

 

歷史參考文檔：

 

薛定諤貓 與  建立保持時(shí)間

為什么會(huì )有建立時(shí)間（Setup Time）和保持時(shí)間（Hold Time）？

亞穩態(tài)概述

亞穩態(tài)分析

 

 

信號完整性設計方法 

 

嚴格控制關(guān)鍵信號的 PCB 走線(xiàn)長(cháng)度

        

信號完整性問(wèn)題主要是 PCB 走線(xiàn)過(guò)長(cháng)造成的。 如果在設計前期，我們能夠找出關(guān)鍵信號，并對走線(xiàn)長(cháng)度進(jìn)行控制，就可以有效地抑制信號反射，保證信號質(zhì)量。所以我們需要研究器件的數據手冊， 確定信號最快上升與下降時(shí)間，估算臨界走線(xiàn)長(cháng)度， 對于時(shí)鐘、高速數據流信號尤其要注意長(cháng)度控制。

 

高速信號 PCB布線(xiàn)技巧

 

三種特殊走線(xiàn)技巧

 

合理規劃走線(xiàn)的拓撲結構 

 

走線(xiàn)的拓撲結構是指一根走線(xiàn)的布線(xiàn)順序及布 線(xiàn)結構，如菊花鏈和星形分布等。同時(shí)，需要采用 合適的匹配方式，如源端匹配、終端匹配等。我們 需要了解電路的設計原理，驅動(dòng)順序與信號本身特 點(diǎn)，采用合適的拓撲與匹配方式。
 

高速信號走線(xiàn)規則

 

有效控制 PCB 特征阻抗 

 

在多層線(xiàn)路板中，信號完整性性能良好的關(guān)鍵 是使它的特性阻抗在整條線(xiàn)路中保持恒定。目標是 使所有線(xiàn)路的特性阻抗滿(mǎn)足一個(gè)規定值，通常在 25 歐姆和 70 歐姆之間。所以在設計時(shí)，就需要對 PCB 走線(xiàn)特征阻抗進(jìn)行計算，確定合理的走線(xiàn)寬度與其 它設計參數；在 PCB 加工時(shí)，表明阻抗要求；PCB 加工后，需要采用儀器對特征阻抗進(jìn)行驗證。
 

阻抗不匹配，信號反射疊加的過(guò)程

 

阻抗控制的走線(xiàn)細節舉例

 

特征阻抗那點(diǎn)事

 

設計仿真技術(shù) 

 

在 PCB 設計過(guò)程中，采用軟件進(jìn)行仿真。在系 統設計時(shí)，對模塊布置進(jìn)行仿真；在單板布局時(shí)， 可以進(jìn)行前仿真，確定器件布局；在走線(xiàn)時(shí)，進(jìn)行 后仿真，保證走線(xiàn)質(zhì)量。通過(guò)仿真，事先可以預測 到信號的設計質(zhì)量，及時(shí)調整設計策略，預先預防， 而不是事后補救。 

 

其它可采用技術(shù) 

 

在設計時(shí)，需要從電路設計、布局、布線(xiàn)、電源系統等方面進(jìn)行考慮。如在電路設計時(shí)，合理選 擇驅動(dòng)器件，盡量采用同步設計，避免異步設計， 高速信號采用差分信號，為集成電路芯片添加去耦 電容；布局時(shí)，注意數字與模擬信號分開(kāi)，合理設 計單板的疊層，器件按照速度合理布局；布線(xiàn)時(shí)，注意少打過(guò)孔，布線(xiàn)遵循 3W 原則；電源設計時(shí)， 注意低阻抗連接，層疊遵循 20H 原則等。

3W原則

 

布局基本要領(lǐng)

 

高速信號 PCB布線(xiàn)技巧

 

 

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