【導讀】在硬件系統設計中，通常我們關(guān)注的串擾主要發(fā)生在連接器、芯片封裝和間距比較近的平行走線(xiàn)之間。但在某些設計中，高速差分過(guò)孔之間也會(huì )產(chǎn)生較大的串擾，本文對高速差分過(guò)孔之間的產(chǎn)生串擾的情況提供了實(shí)例仿真分析和解決方法。
高速差分過(guò)孔間的串擾
對于板厚較厚的PCB來(lái)說(shuō)，板厚有可能達到2.4mm或者3mm。以3mm的單板為例，此時(shí)一個(gè)通孔在PCB上Z方向的長(cháng)度可以達到將近118mil。如果PCB上有0.8mm pitch的BGA的話(huà)，BGA器件的扇出過(guò)孔間距只有大約31.5mil。
如圖1所示，兩對相鄰差分過(guò)孔之間Z方向的并行長(cháng)度H大于100mil，而兩對差分過(guò)孔在水平方向的間距S=31.5mil。在過(guò)孔之間Z方向的并行距離遠大于水平方向的間距時(shí)，就要考慮高速信號差分過(guò)孔之間的串擾問(wèn)題。順便提一下，高速PCB設計的時(shí)候應該盡可能最小化過(guò)孔stub的長(cháng)度，以減少對信號的影響。如下圖所1示，靠近Bottom層走線(xiàn)這樣Stub會(huì )比較短?；蛘呖梢圆捎帽炽@的方式。
圖1：高速差分過(guò)孔產(chǎn)生串擾的情況（H>100mil, S=31.5mil ）
差分過(guò)孔間串擾的仿真分析
下面是對一個(gè)板厚為3mm，0.8mm BGA扇出過(guò)孔pitch為31.5mil，過(guò)孔并行距離H=112mil的設計實(shí)例進(jìn)行的仿真。
如圖2所示，我們根據走線(xiàn)將4對差分對定義成8個(gè)差分端口。
圖2：串擾仿真端口定義
假設差分端口D1—D4是芯片的接收端，我們通過(guò)觀(guān)察D5、D7、D8端口對D2端口的遠端串擾來(lái)分析相鄰通道的串擾情況。由圖3所示的結果我們可以看到距離較近的兩個(gè)通道，通道間的遠端串擾可以達到-37dB@5GHz和-32dB@10GHz，需要進(jìn)一步優(yōu)化設計來(lái)減小串擾。
圖3：差分對間的串擾仿真結果
也許讀到這里您會(huì )產(chǎn)生疑問(wèn)：如何判定是差分過(guò)孔引起的串擾而不是差分走線(xiàn)引起的串擾呢？
為了說(shuō)明這個(gè)問(wèn)題，我們將上述的實(shí)例分成BGA扇出區域和差分走線(xiàn)兩部分分別進(jìn)行仿真。仿真結果如圖4所示：
圖4：BGA扇出區域和差分走線(xiàn)串擾仿真結果
從圖4右側的仿真結果可以看出差分走線(xiàn)間的串擾都在-50dB以下，在10GHz頻段下甚至達到了 -60dB以下。而B(niǎo)GA扇出區域的串擾和原來(lái)整體仿真的串擾數值比較接近。從圖4中的仿真結果我們可以得出在上述實(shí)例中差分過(guò)孔間的串擾起主要作用。
差分過(guò)孔間串擾的優(yōu)化
了解了此類(lèi)問(wèn)題產(chǎn)生串擾的根源，優(yōu)化差分過(guò)孔之間串擾的方法就比較明確了。增加差分過(guò)孔之間的間距是簡(jiǎn)單易行并且十分有效的方法。我們在實(shí)例原設計的基礎上將差分過(guò)孔位置進(jìn)行了優(yōu)化，使得每對差分過(guò)孔之間的間距大于75mil。從圖5所示的仿真結果以及表1的數據對比可以看出，優(yōu)化后的遠端串擾比原設計在15GHz頻帶內有15~20dB的改善，在15~20GHz頻帶內有10dB的改善。
圖5：優(yōu)化差分過(guò)孔間距后串擾仿真結果
表1：優(yōu)化差分過(guò)孔間距前后串擾仿真數據對比
TI公司推出的應用于25/28Gbps接口速率的DS280BR810芯片在PCB設計上可以使用這種降低串擾的扇出方法。DS280BR810是一個(gè)8通道28Gbps低功耗線(xiàn)性均衡器。
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