一 前言

 

針對已完成布線(xiàn)的PCB，設計者一方面需要對已完成的關(guān)鍵網(wǎng)絡(luò )進(jìn)行仿真驗證，查看實(shí)際布局布線(xiàn)是否滿(mǎn)足設計要求；另一方面需要對不滿(mǎn)足要求的結構進(jìn)行優(yōu)化，然后對改動(dòng)后的PCB再次進(jìn)行仿真驗證，確認改動(dòng)對高速信號帶來(lái)的影響。芯禾科技Hermes SI可以快速實(shí)現后仿真中對關(guān)鍵網(wǎng)絡(luò )信號進(jìn)行仿真驗證的工作，ViaExpert可以便捷地實(shí)現對阻抗不連續處進(jìn)行快速優(yōu)化，比如過(guò)孔、電容焊盤(pán)、金手指區域等,TmlExpert可以便捷地對傳輸線(xiàn)進(jìn)行建模優(yōu)化，比如帶狀線(xiàn)、微帶線(xiàn)及波導結構等,SnpExpert可以便捷地查看S參數及TDR曲線(xiàn)。

 

二 設置堆疊及材料信息

 

依據板廠(chǎng)提供的疊構及材料信息在芯禾科技高速仿真工具中設置堆疊，或者在Cadence Allegro里將堆疊設置正確后，通過(guò)Hermes與ViaExpert導入Layout文件后，直接解析獲取堆疊信息。在芯禾科技高速仿真工具中，已支持介質(zhì)的單頻點(diǎn)與多頻點(diǎn)頻變模型。本文仿真使用的Djordjecvic-Sarkar模型，根據板廠(chǎng)提供的@1GHz的Dk與Df信息設置仿真參數。Layout工程師已按照板廠(chǎng)建議的差分線(xiàn)100ohm阻抗要求的線(xiàn)寬與間距布線(xiàn)。下面通過(guò)導入Layout文件進(jìn)行仿真驗證當前設計是否滿(mǎn)足阻抗要求，若不滿(mǎn)足，則需進(jìn)一步優(yōu)化。

 

圖1 設置堆疊與材料信息

 

三 仿真驗證關(guān)鍵網(wǎng)絡(luò )的阻抗

 

由于當前Layout設計中的關(guān)鍵網(wǎng)絡(luò )布局一致性較好，可以取具有代表性的網(wǎng)絡(luò )進(jìn)行仿真驗證?？紤]到最壞情況下的結果，選擇了走線(xiàn)最長(cháng)、結構較復雜的網(wǎng)絡(luò )。由Hermes SI提取關(guān)鍵網(wǎng)絡(luò )的整個(gè)通道的S參數，掃頻到20GHz，然后通過(guò)SnpExpert查看此通道的TDR特性。

 

圖2是截取的差分對1的模型及TDR結果，此模型是內層走線(xiàn)，兩端是金手指。從TDR曲線(xiàn)可以看出，m1=95.6Ohm與m2=96.6Ohm是對應左右兩端金手指處的阻抗，m3=96Ohm是對應內層走線(xiàn)的阻抗。由此可知，此差分對中，金手指及內層走線(xiàn)阻抗在合理范圍，暫不優(yōu)化。

 

圖2差分對1的模型及TDR結果

 

圖3是截取的差分對2的模型及TDR結果，此模型是表層走線(xiàn)，兩端是金手指。由于表層走線(xiàn)較短，且僅掃頻到20GHz，從TDR曲線(xiàn)僅可以看出，最低點(diǎn)是m1=92.9Ohm，但無(wú)法嚴格區分出左右金手指與走線(xiàn)的阻抗?？紤]到此處金手指模型跟差分對1處的是一致的，其阻抗不會(huì )掉落那么嚴重，又通過(guò)ViaExpert單獨仿真金手指處的阻抗，如圖4所示，m1=96.9Ohm。因此造成阻抗掉落的原因極大的可能是走線(xiàn)的阻抗與金手指處阻抗不匹配造成的反射，所以需要對表層走線(xiàn)阻抗做進(jìn)一步檢查與優(yōu)化。

 

圖3 差分對2的模型及TDR結果

 

圖4 金手指處FootPrint、3D模型及TDR結果

 

四 優(yōu)化不連續結構的阻抗

 

4.1優(yōu)化表層走線(xiàn)阻抗

 

檢查當前Layout文件發(fā)現，表層走線(xiàn)阻抗與板廠(chǎng)聲稱(chēng)100Ohm阻抗偏差較大的原因是板廠(chǎng)計算阻抗時(shí)使用的是微帶線(xiàn)的結構，而當前Layout實(shí)際走線(xiàn)是GCPW（Grounded Coplanar Waveguide），所以需要根據當前表層實(shí)際走線(xiàn)重新建模優(yōu)化。TmlExpert提供了GCPW的模板，根據當前Layout的參數在不改變過(guò)孔布局的前提下，微調線(xiàn)寬、間距及信號對地間距進(jìn)行優(yōu)化，最終得到滿(mǎn)足阻抗要求的設置，如圖5所示。

 

圖5 GCPW模板、3D模型及結果對比

 

4.2優(yōu)化電容處的阻抗

 

由于當前Layout布局已定，需采取微調的措施，所以嘗試通過(guò)挖空相鄰層或者是擴大挖空區域改變回流路徑方式進(jìn)行優(yōu)化。ViaExpert可以導入Layout文件，截取模型后，在2D界面添加Keepout方式快速挖空相鄰層或是改變挖空區域。

 

在ViaExpert中，對于電容模型，軟件支持在2D界面添加集總的RLC參數。圖6是電容處FootPrint、3D模型及結果對比。TDR結果對比中，紅色是原始挖空區域的結果，綠色是多挖空一層相鄰層的結果，由此可看出，通過(guò)多挖空一層相鄰層就可以改善阻抗，使其達到目標阻抗100Ohm的要求。

 

圖6 電容處FootPrint、3D模型及TDR結果對比

 

五 總結

 

本文使用芯禾科技高速仿真工具完成了后仿真中對PCB無(wú)源鏈路的S參數提取及阻抗驗證，并對鏈路中阻抗不連續的處的走線(xiàn)及電容進(jìn)行了優(yōu)化。后續需對改動(dòng)后的PCB做進(jìn)一步的驗證，確認改動(dòng)對阻抗帶來(lái)的影響。

 

本文轉載自芯禾科技。

 

 

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