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【干貨分析】小間距QFN封裝PCB設計的串擾抑制

發(fā)布時(shí)間:2020-03-26 責任編輯:lina

【導讀】隨著(zhù)電路設計高速高密的發(fā)展趨勢,QFN封裝已經(jīng)有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB走線(xiàn)扇出區域的串擾問(wèn)題也隨著(zhù)傳輸速率的升高而越來(lái)越突出。
   
隨著(zhù)電路設計高速高密的發(fā)展趨勢,QFN封裝已經(jīng)有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB走線(xiàn)扇出區域的串擾問(wèn)題也隨著(zhù)傳輸速率的升高而越來(lái)越突出。對于8Gbps及以上的高速應用更應該注意避免此類(lèi)問(wèn)題,為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑制方法進(jìn)行了仿真分析,為此類(lèi)設計提供參考。
 
問(wèn)題分析
在PCB設計中,QFN封裝的器件通常使用微帶線(xiàn)從TOP或者BOTTOM層扇出。對于小間距的QFN封裝,需要在扇出區域注意微帶線(xiàn)之間的距離以及并行走線(xiàn)的長(cháng)度。圖一是一個(gè)0.5 pitch QFN封裝的尺寸標注圖。
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖一:0.5 pitch QFN封裝尺寸標注圖
 
圖二是一個(gè)使用0.5mm pitch QFN封裝的典型的1.6mm 板厚的6層板PCB設計:
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖二:QFN封裝PCB設計TOP層走線(xiàn)
 
差分線(xiàn)走線(xiàn)線(xiàn)寬/線(xiàn)距為:8/10, 走線(xiàn)距離參考層7mil,板材為FR4.
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖三:PCB差分走線(xiàn)間距與疊層
 
從上述設計我們可以看出,在扇出區域差分對間間距和差分對內的線(xiàn)間距相當,會(huì )使差分 對間的串擾增大。
 
圖四是上述設計的差分模式的近端串擾和遠端串擾的仿真結果,圖中D1~D6是差分端口。
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖四:差分模式端口定義及串擾仿真結果
 
從仿真結果可以看出,即使在并行走線(xiàn)較短的情況下,差分端口D1對D2的近端串擾在5GHz超過(guò)了-40dB,在10GHz達到了-32dB,遠端串擾在15GHz達到了-40dB。對于10Gbps及以上的應用而言,需要對此處的串擾進(jìn)行優(yōu)化,將串擾控制到-40dB以下。
 
優(yōu)化方案分析
對于PCB設計來(lái)說(shuō),比較直接的優(yōu)化方法是采用緊耦合的差分走線(xiàn),增加差分對間的走線(xiàn)間距,并減小差分對之間的并行走線(xiàn)距離。
 
圖五是針對上述設計使用緊耦合差分線(xiàn)進(jìn)行串擾優(yōu)化的一個(gè)實(shí)例:
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖五 緊耦合差分布線(xiàn)圖
 
圖六是上述設計的差分模式的近端串擾和遠端串擾的仿真結果:
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖六 緊耦合差分端口定義及串擾仿真結果
 
從優(yōu)化后的仿真結果可以看出,使用緊耦合并增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率范圍內減小4.8~6.95dB。遠端串擾在5G~20G的頻率范圍內減小約1.7~5.9dB。
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
表一 近端串擾優(yōu)化統計
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
表二 遠端串擾優(yōu)化統計
 
除了在布線(xiàn)時(shí)拉開(kāi)差分對之間的間距并減小并行距離之外,我們還可以調整差分線(xiàn)走線(xiàn)層和參考平面的距離來(lái)抑制串擾。距離參考層越近,越有利于抑制串擾。在采用緊耦合走線(xiàn)方式的基礎上,我們將TOP層與其參考層之間的距離由7mil調整到4mil。
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖七 疊層調整示意圖
 
根據上述優(yōu)化進(jìn)行仿真,仿真結果如下圖:
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖八 疊層調整后串擾仿真結果
 
值得注意的是,當我們調整了走線(xiàn)與參考平面的距離之后,差分線(xiàn)的阻抗也隨之發(fā)生變化,需要調整差分走線(xiàn)滿(mǎn)足目標阻抗的要求。芯片的SMT焊盤(pán)距離參考平面距離變小之后阻抗也會(huì )變低,需要在SMT焊盤(pán)的參考平面上進(jìn)行挖空處理來(lái)優(yōu)化SMT焊盤(pán)的阻抗。具體挖空的尺寸需要根據疊層情況進(jìn)行仿真來(lái)確定。
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
圖九 疊層調整后QFN焊盤(pán)阻抗優(yōu)化示意圖
 
從仿真結果可以看出,調整走線(xiàn)與參考平面的距離后,使用緊耦合并增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率范圍內減小8.8~12.3dB。遠端串擾在0~20G范圍內減小了2.8~9.3dB。
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
表三 近端串擾優(yōu)化統計
 
【干貨分析】小間距QFN封裝PCB設計的串擾抑制
表四 遠端串擾優(yōu)化統計
 
結論
 
通過(guò)仿真優(yōu)化我們可以將由小間距QFN封裝在PCB上引起的近端差分串擾減小8~12dB,遠端串擾減小3~9dB,為高速數據傳輸通道提供更多裕量。本文涉及的串擾抑制方法可以在制定PCB布線(xiàn)規則和疊層時(shí)綜合考慮,在PCB設計初期避免由小間距QFN封裝帶來(lái)的串擾風(fēng)險。
 
(來(lái)源:志博PCB,作者: 楊多多)

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