【導讀】在2022年底舉辦的 TSMC OIP 研討會(huì )上，Cadence 資深半導體封裝管理總監 John Park 先生展示了面向TSMC InFO 技術(shù)的高級自動(dòng)布線(xiàn)功能。InFO 的全稱(chēng)為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級封裝的低性能、低復雜度的技術(shù)。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現，InFO 有許多不同的類(lèi)型。

在2022年底舉辦的 TSMC OIP 研討會(huì )上，Cadence 資深半導體封裝管理總監 John Park 先生展示了面向TSMC InFO 技術(shù)的高級自動(dòng)布線(xiàn)功能。InFO 的全稱(chēng)為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級封裝的低性能、低復雜度的技術(shù)。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現，InFO 有許多不同的類(lèi)型。

InFO 的首個(gè)應用實(shí)例出現在 2016 年，是用于移動(dòng)應用的 InFO-PoP，在應用處理器晶粒上添加了一個(gè) DRAM 封裝。然后是面向 HPC 的 InFO_oS，允許將多個(gè)晶粒置于越來(lái)越大的封裝中。最新的技術(shù)是 InFO_3D，允許邏輯和邏輯之間垂直堆疊，并在下方布線(xiàn)，以便分配電源分配網(wǎng)絡(luò )和信號。

在本文中，我們不打算重申使用高級封裝的優(yōu)勢，而是進(jìn)行擴展，假設以采用最先進(jìn)的節點(diǎn)為前提來(lái)進(jìn)行設計。

如前文所述，高級封裝和異構集成如今已成為所有半導體設計的熱門(mén)話(huà)題。

1、布線(xiàn)已成為高級封裝技術(shù)的主要瓶頸

從上表中可以看出，如今的布線(xiàn)難度越來(lái)越大。左側是倒裝芯片球柵陣列 (FCBGA) 的要求，其中最多有幾千個(gè)連接。RDL 信號布線(xiàn)將信號從相對較小的單個(gè)晶粒分散到焊球上。

右側是本文將要討論的技術(shù)——3D 異構集成晶圓級封裝（3D heterogeneous integration wafer-level packaging,），簡(jiǎn)稱(chēng) 3DHI-WLP。這種封裝通常包含多個(gè)chiplets小芯片，并可能存在數萬(wàn)個(gè)信號連接，因此 RDL 信號布線(xiàn)不僅是分配信號，同時(shí)也要處理從小芯片到小芯片（chiplet-to-chiplet）的布線(xiàn)。電源布線(xiàn)同樣錯綜復雜，多種方法均可實(shí)現。

在細節層次上，業(yè)界面臨的挑戰有：

• 小芯片到小芯片和扇出 RDL 布線(xiàn)要求

• 高效的引腳逃逸模式

• 布線(xiàn)通道密度

• 復雜過(guò)孔堆疊

• 提高良率的互連倒圓角

• 將信號和電源網(wǎng)絡(luò )放在一起進(jìn)行布線(xiàn)，以達到最佳密度

• 重用重復的模式

• 電源/接地過(guò)孔放置

為了應對這些挑戰，Cadence 和 TSMC 通力合作，為 InFO 技術(shù)開(kāi)發(fā)新一代——

自動(dòng)信號布線(xiàn)解決方案

• 支持高容量設計的多線(xiàn)程自動(dòng)布線(xiàn)引擎
  

• 支持TSMC電氣、物理和良率規則的布線(xiàn)

• 支持屏蔽、差分信號和倒圓角/淚滴插入（見(jiàn)上圖）

• 帶有重用結構的預先逃逸布線(xiàn)

• 基于分片的布線(xiàn)，支持復制

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