做主板已經(jīng)兩年多了，做過(guò)龍芯2F內存條和板載內存顆粒的設計，做過(guò)凌動(dòng)N450內存條和板載內存顆粒的設計。想寫(xiě)點(diǎn)東西總結一下，發(fā)現網(wǎng)上已經(jīng)有很多這類(lèi)的文章了，現在再寫(xiě)一點(diǎn)就當作是參考補充吧。以下內容主要是針對DDR2 667內存的設計。
信號分組：
DDR2的布線(xiàn)中習慣把信號分成若干組來(lái)進(jìn)行設計，分成同組的信號具有相關(guān)或者相似的信號特性。
時(shí)鐘組：
差分時(shí)鐘信號，每一對信號都是同頻同相的。ckp0和ckn0為一對。
數據組：
對主板64位DDR2內存來(lái)說(shuō)數據每8位(也就是一個(gè)byte)為一組可以分為八組，數據dq[0:7]、數據掩碼dqm0、數據選通差分信號dqsp0和dqsn0為一組，以此類(lèi)推。同個(gè)數據組的信號應該在同一個(gè)信號層上走線(xiàn)，換層也應該一起換，為了方便在同一個(gè)信號層走線(xiàn)可以將數據位互換。比如dq2信號在走線(xiàn)的時(shí)候發(fā)現如果按照原理圖來(lái)走線(xiàn)會(huì )跟dq4交錯，這樣就不得不換層走線(xiàn)，我們通過(guò)互換數據位就可以使信號走同層，對內存來(lái)說(shuō)每一位存進(jìn)什么內容讀出也是什么內容，互換不會(huì )受影響，但是互換的條件必須是在同一組內8個(gè)bit之間。
地址/命令組：
MA[0:14]、BA0、BA1、BA2、RAS、CAS、WE
控制組：
時(shí)鐘使能CKE、片選CS、終端電阻選通ODT為一組，對內存條來(lái)說(shuō)DIMM0用到了CKE0、CKE1、CS0、CS1、ODT0、ODT1。做板載內存設計的時(shí)候，可以只用CKE0、CS0、ODT0，控制4片16位的內存芯片。
PCB疊層：
對六層板來(lái)說(shuō)一般的疊層都是top、GND、singnal2、singnal3、POWER、bottom，信號一般情況下以GND為參考平面比較好。走線(xiàn)的阻抗由走線(xiàn)寬度、走線(xiàn)的銅箔厚度、走線(xiàn)到參考平面的距離、參考平面的銅箔厚度和板介質(zhì)材料決定，PCB設計的時(shí)候應該遵守CPU廠(chǎng)家阻抗設計要求來(lái)設置疊層。一般PCB設計軟件也能計算阻抗，找PCB生產(chǎn)廠(chǎng)家了解了板材介質(zhì)厚度的資料后可以自行設計疊層、線(xiàn)寬。地址/命令信號、控制信號可以以1.8V內存工作電壓為參考平面。
長(cháng)度控制：
對DDR2這種高頻的信號來(lái)說(shuō)走線(xiàn)長(cháng)度應該計算到CPU核心，這就引入了一個(gè)叫封裝長(cháng)度的概念。硅晶元經(jīng)過(guò)物理化學(xué)的方法刻蝕而成CPU核心，再將CPU核心封裝到一塊小的PCB基板上就成了我們常見(jiàn)的CPU。那塊小的PCB上管腳到CPU核心的走線(xiàn)長(cháng)度被稱(chēng)為封裝長(cháng)度。
到同一行列(rank)內存的時(shí)鐘長(cháng)度應該控制在正負5mil以?xún)取?/p>
同一個(gè)數據組內所有走線(xiàn)長(cháng)度控制在數據選通信號DQS的正負20mil范圍內為宜，不同數據組之間長(cháng)度可以不同，但是應該控制在時(shí)鐘信號的正負500mil以?xún)取?br /> 地址/命令組信號長(cháng)度控制不是特別嚴格，INTEL凌動(dòng)N450要求控制在時(shí)鐘信號負500mil到正1000mil以?xún)?。也就是說(shuō)最長(cháng)和最短的信號可以相差1500mil，但是布線(xiàn)的時(shí)候還是盡量把信號長(cháng)度差縮小比較好。布線(xiàn)的時(shí)候這組信號長(cháng)度完全相等也沒(méi)有問(wèn)題，但是這樣占用的PCB空間也大，花費的時(shí)間也多。如果地址/命令信號長(cháng)度超出時(shí)鐘信號幾千mil，那就需要在BIOS固件中好好調節了?？刂圃贑PU要求的范圍內，需要做板載內存的時(shí)候只需要配置好內存SPD就可以了。
控制組信號長(cháng)度控制要求和地址/命令組信號的要求類(lèi)似，設計的時(shí)候應該按照CPU廠(chǎng)家的要求來(lái)做，INTEL凌動(dòng)N450要求控制在時(shí)鐘信號0mil到正1000mil以?xún)取?/p>
走線(xiàn)間距：
一般來(lái)說(shuō)走線(xiàn)都應該按照3W原則來(lái)走線(xiàn)，也就是同一個(gè)平面上線(xiàn)與線(xiàn)的間距為3倍線(xiàn)的寬度。但是這個(gè)不是必須的，intel要求的就比較小。一般走線(xiàn)蜿蜒線(xiàn)的間距可以為16到20mil，對時(shí)鐘信號可以加大到30mil。不同組信號之間的距離應該適當拉大，可以為20mil以上，地址/命令組和控制組信號的間距可以比較小8mil以下都可以。BGA扇出的地方間距可以小，出線(xiàn)后應該以CPU設計要求來(lái)走線(xiàn)。
其它：
VREF走線(xiàn)可以用一根20mil的線(xiàn)，每接到一個(gè)器件應該加一個(gè)0.1uf的電容。
VTT走線(xiàn)應該在135mil以上，每四個(gè)電阻接一個(gè)0.1uf電容，兩端接10uf大電容。
點(diǎn)對多點(diǎn)的信號，如地址/命令信號、控制信號、時(shí)鐘信號應該按照“T”形走線(xiàn)，也就是芯片中間走上再分支，長(cháng)度應該滿(mǎn)足CPU設計要求。附拓撲圖：
圖 CPU設計拓撲圖
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