承前：討論濾波電容的位置與PDN阻抗的關(guān)系，提出“全局電容”與“局部電容”的概念。能看到當電容呈現“全局特性”的時(shí)候，電容的位置其實(shí)沒(méi)有想象中那么重要。

 

本節：多層板設計的時(shí)候，電容傾向于呈現“全局特性”，“電源加磁珠”的設計方法，會(huì )影響電容在全局范圍內起作用。同時(shí)電源種類(lèi)太多，還會(huì )帶來(lái)其他設計問(wèn)題。

 

通過(guò)上一篇文章，我們知道電容在不同的使用條件，會(huì )呈現“全局特性”與“局部特性”。

 

避免研究公式的繁瑣，我們來(lái)看看實(shí)際仿真結果。為了便于研究，設計了一個(gè)仿真案例，如圖1所示：Case1是電容放在芯片管腳附近，Case1b是電容遠離芯片管腳放置。這時(shí)候Case1b比Case1多出一對電源地過(guò)孔，為了同等條件下只比較電容的位置影響，我們增加Case1a案例，在和Case1b電容Fan out同樣的位置上增加一對電源地過(guò)孔。

圖1

 

圖1的4、5兩層為電源地耦合的平面。先來(lái)看看電源地距離為3mil時(shí)的情況：當電源地緊耦合時(shí)，a和b兩個(gè)Case的PDN曲線(xiàn)基本重合，說(shuō)明電容的諧振頻率沒(méi)有變化。也就是說(shuō)，電容位置好像幾乎沒(méi)有任何影響，反而是Case1的諧振頻率偏向于低頻，說(shuō)明Case1的安裝電感反而更大一些。這個(gè)容易理解，主要是多出來(lái)的一對電源地過(guò)孔導致的。

圖2

電源地距離在10mil以?xún)葧r(shí)，以上結論都類(lèi)似。但是當電源地距離在20mil甚至50mil時(shí)，情況稍有變化。如圖3所示，電源地距離變大時(shí)，a和b兩個(gè)Case的PDN曲線(xiàn)開(kāi)始偏離，Case1b的諧振頻率向低頻偏移，說(shuō)明電容遠離芯片管腳的時(shí)候，電容的安裝電感明顯變大。

 

圖3

 

所以，我們可以得出簡(jiǎn)單的結論：

 

典型的8層以上單板，或者6層板采用3個(gè)電源地平面，電源地相對緊耦合的設計，這時(shí)候板上的濾波電容呈現“全局特性”，也就是說(shuō)電容的位置不是很“重要”，電容在全局起作用。雙面板四層板，以及6層板電源地距離比較遠，相對松耦合的時(shí)候，板上的濾波電容傾向于“局部特性”，電容的位置比較重要，最好能靠近芯片管腳放置。

 

當電源供電網(wǎng)絡(luò )不使用電源地平面來(lái)設計的時(shí)候，電容更傾向于“局部特性”。如PLL電源的電容，如DDR3設計中Vref電源的電容，都希望嚴格把相應的電容靠近芯片的管腳，甚至最好能做到設計時(shí)指定電源必須從濾波電容進(jìn)入芯片管腳。

同樣的，對于常規數字電源，如3.3V，2.5V等IO電源，如果我們對每一個(gè)芯片都使用磁珠隔離之后單獨供電，那么電容就失去了“全局”作用。最直接的一個(gè)負面作用就是導致設計需要增加更多的濾波電容?；蛘吣硞€(gè)芯片的電容數量與種類(lèi)不夠，導致電源軌道噪聲變大。

 

就算是電容的數量不是問(wèn)題，電源噪聲可控，“濫用”磁珠還會(huì )造成其他設計問(wèn)題。圖4中的方案三是現在非常流行的12層板層疊設計。大家選擇這樣的層疊最主要的原因就是電源的分割太破碎，這樣的電源層如果作為參考平面的話(huà)，會(huì )比較難避免“跨分割”問(wèn)題（單面跨電源分割問(wèn)題，我們會(huì )另外有專(zhuān)題討論）。方案三的層疊避免了電源分割多的問(wèn)題，卻帶來(lái)更加惡劣的層間串擾等其他問(wèn)題。

 

電源種類(lèi)多是設計的現狀，“濫用”磁珠會(huì )“雪上加霜”的讓電源種類(lèi)更多。加大電源地平面設計的難度。而增加的磁珠，其實(shí)并沒(méi)有給電源噪聲帶來(lái)好處。

圖4

 

總結：常規的數字電源，在采用多層板設計，電源地平面緊耦合的情況下，不建議“濫用”磁珠，保持電容的“全局”特性起作用。

 

需要使用磁珠的場(chǎng)合大致分為兩種

 

1、“特別”保護自己，如PLL電源等

 

2、“關(guān)愛(ài)”他人，自身的干擾性比較強，避免EMI問(wèn)題，如強驅動(dòng)的時(shí)鐘芯片等。