對FPGA設計中常用的復位設計方法進(jìn)行了分類(lèi)、分析和比較。針對FPGA在復位過(guò)程中存在不可靠復位的現象，提出了提高復位設計可靠性的4種方法，包括清除復位信號上的毛刺、異步復位同步釋放、采用專(zhuān)用全局異步復位/置位資源和采用內部復位。上述方法可有效提高FPGA復位的可靠性。

 

對FPGA芯片而言，在給芯片加電工作前，芯片內部各個(gè)節點(diǎn)電位的變化情況均不確定、不可控，而這種不確定且不可控的情況會(huì )使芯片在上電后的工作狀態(tài)出現錯誤。因此，在FPGA的設計中，為保證系統能可靠進(jìn)進(jìn)入工作狀態(tài)，以及避免對FPGA輸出關(guān)聯(lián)的系統產(chǎn)生不良影響，FPGA上電后要進(jìn)行復位，且為了消除電源開(kāi)關(guān)過(guò)程中引起的抖動(dòng)影響，復位信號需在電源穩定后經(jīng)過(guò)一定的延時(shí)才能撤銷(xiāo)，FPGA的復位信號需保證正確、穩定、可靠。

 

在FPGA的設計中，多數情況下復位電路的功能雖能夠正常完成，但電路并未得到精確合理的設計，仍存在可靠性設計缺陷。為確保系統復位的可靠性，有必要對FPGA復位的可靠性設計方法進(jìn)行研究。

 

復位的目的是在仿真時(shí)將設計強制定位在一個(gè)可知狀態(tài)，合理選擇復位方式是電路設計的關(guān)鍵。根據與系統時(shí)鐘域的關(guān)系，復位電路可分為同步復位和異步復位。同步復位是指復位信號只在時(shí)鐘沿到來(lái)時(shí)，才有效。否則，無(wú)法完成對系統的復位工作。異步復位是指無(wú)論時(shí)鐘沿是否到來(lái)，只要復位信號有效，使對系統進(jìn)行復位。

 

根據是否存在外部復位端口，復位電路又可分為外部復位和內部復位。外部復位是指復位信號主要來(lái)自外部引腳的輸入，如復位按鈕、電源模塊輸出等。內部復位信號則是主要由FPGA內部電路產(chǎn)生。

 

 

指定同步復位時(shí)，always的敏感表中僅有一個(gè)時(shí)鐘沿信號，只有當時(shí)鐘沿采集到同步復位的有效電平時(shí)，才會(huì )在時(shí)鐘沿到達時(shí)刻進(jìn)行復位操作。若目標器件或可用庫中的觸發(fā)器本身包含同步復位端口，則在實(shí)現同步復位電路時(shí)可直接調用同步復位端。然而多數目標器件的觸發(fā)器本身并不包含同步復位端口，需使復位信號與輸入信號組成某種組合邏輯，然后將其輸入到寄存器的輸入端。為了提高復位電路的優(yōu)先級，通常在電路描述時(shí)使用帶有優(yōu)先級的if…else結構，復位電路在第一個(gè)if下描述，其他電路在else或else…if分支中描述。復位電路綜合后的RTL圖如圖1所示。

圖1同步復位電路圖

 

根據同步電路的特點(diǎn)，其電路優(yōu)點(diǎn)有:(1)同步復位有利于基于周期機制的仿真器進(jìn)行仿真。(2)使用同步復位可設計100%的同步時(shí)序電路，有利于時(shí)序分析，其綜合結果的頻率較高。(3)同步復位僅在時(shí)鐘的有效沿生效，可有效避免因毛刺造成的亞穩態(tài)和錯誤。毛刺信號是由FPGA內部結構特征決定的，同步復位在進(jìn)行復位和釋放復位信號時(shí)，僅當時(shí)鐘沿采到復位信號電平變化時(shí)進(jìn)行相關(guān)操作，若復位信號樹(shù)的組合邏輯出現了某種毛刺，此時(shí)時(shí)鐘沿采到毛刺的概率較低，由此通過(guò)時(shí)鐘沿采樣，可有效過(guò)波復位電路組合邏輯產(chǎn)生的毛刺，增強了電路穩定性。

 

同步復位的缺點(diǎn)有:(1)多數目標器件庫的觸發(fā)器本身并不包含同步復位端口，使用同步復位會(huì )增加更多邏輯資源。(2)同步復位的最大問(wèn)題在于必須保證復位信號的有效時(shí)間，需要一個(gè)脈寬延展器以確保復位信號有一定脈沖寬度，由此才能保證所有觸發(fā)器均能有效復位。由于同步復位僅當時(shí)鐘沿采到復位信號時(shí)才會(huì )進(jìn)行復位操作，所以其信號的持續時(shí)間要大于設計的最長(cháng)時(shí)鐘周期，以保證所有時(shí)鐘的有效沿都能采樣到同步復位信號。事實(shí)上，僅保證同步復位信號的持續時(shí)間大于最慢的時(shí)鐘周期是不夠的，設計中還需考慮到同步復位信號樹(shù)通過(guò)所有相關(guān)組合邏輯路徑時(shí)的延時(shí)，以及由于時(shí)鐘布線(xiàn)產(chǎn)生的偏斜。只有同步復位大于時(shí)鐘最大周期，加上同步信號穿過(guò)的組合邏輯路徑延時(shí)和時(shí)鐘偏斜延時(shí)，才能確保同步復位的可靠。

 

指定異步復位時(shí)，只需在always的敏感表中加人復位信號的有效沿即可，當復位信號有效沿到達時(shí)，無(wú)論時(shí)鐘沿是否有效，復位均會(huì )立即發(fā)揮其功能。

 

大多數目標器件和ASIC庫的觸發(fā)器均包含異步復位端口，異步復位會(huì )直接接人觸發(fā)器的異步復位端口，綜合后的RTL圖如圖2所示。

圖2異步復位電路圖

 

根據異步電路的特點(diǎn)，異步復位的優(yōu)點(diǎn)有:(1)由于多數目標器件庫的觸發(fā)器都包含異步復位端口，異步復位會(huì )節約邏輯資源。(2)異步復位設計簡(jiǎn)單。(3)對于多數FPGA，均有專(zhuān)用的全局異步復位/置位資源(GSR，GlobalSetReset)，還可使用GSR資源，異步復位到達所有寄存器的偏斜最小。

 

異步復位的缺點(diǎn)如下:(1)異步復位的作用和釋放與時(shí)鐘沿并無(wú)直接關(guān)系，異步復位生效時(shí)問(wèn)題并不明顯;但當釋放異步復位時(shí)，若異步復位信號釋放時(shí)間和時(shí)鐘的有效沿到達時(shí)間幾乎一致，則容易造成觸發(fā)器輸出為亞穩態(tài)，形成邏輯錯誤。(2)若異步復位邏輯樹(shù)的組合邏輯產(chǎn)生了毛刺，則毛刺的有效沿會(huì )使觸發(fā)器誤復位，造成邏輯錯誤。

 

 

外部復位，復位信號主要來(lái)自外部引腳的輸人。復位信號在電路板上可能會(huì )受到來(lái)自其他線(xiàn)路的串擾，因此可能產(chǎn)生毛刺，在無(wú)需復位系統時(shí)，毛刺信號可能導致系統誤復位。

 

內部復位，FPGA上電配置完成后，由FPGA內部電路產(chǎn)生復位信號，復位信號與時(shí)鐘同步。通常內部復位的設計方法是:設計一個(gè)初始值為0X0000的SRL16，將其輸人接高電平，輸出作為復位信號。

 

 

 

在系統設計中，若采用低有效復位信號，可按照圖3所示方法對復位信號中的毛刺進(jìn)行消除。延時(shí)器件對數據進(jìn)行延時(shí)的長(cháng)度決定復位毛刺消除電路所能避免的毛刺長(cháng)度，而延時(shí)器件的延時(shí)長(cháng)度也決定需要提供有效復位信號的最短時(shí)間。

 

如果復位信號高有效，則將圖3中的或門(mén)改為與門(mén)使用。為更好地消除毛刺，可在復位毛刺消除電路后再加上寄存器對復位信號進(jìn)行時(shí)鐘同步。在通常復位電路的設計中，毛刺的長(cháng)度一般情況下>1個(gè)時(shí)鐘周期，<16個(gè)時(shí)鐘周期。為節省資源，延時(shí)器件通常選用SRL16。SRL16可設置初始值，但不帶復位功能16bit移位寄存器，能夠通過(guò)A0~A3的4根地在線(xiàn)選擇從第幾個(gè)寄存器輸出。通常將其作為一個(gè)普通的16bit移位寄存器使用。

 

在有些應用中，復位信號需要在時(shí)鐘尚未給出或不穩定的情況下傳到后級，在時(shí)鐘穩定之后，再撤去復位信號。此時(shí)需使用異步復位來(lái)實(shí)現。由于異步復位時(shí)，時(shí)鐘和復位關(guān)系的不確定性，易造成觸發(fā)器輸出亞穩態(tài)，引起邏輯錯誤。為確保其復位的可靠性，通常采用異步復位，同步釋放的方式。

 

所謂異步復位，同步釋放就是在復位信號到達時(shí)不受時(shí)鐘信號的同步，而是在該信號釋放時(shí)受時(shí)鐘信號的同步。通過(guò)一個(gè)復位信號綜合器便可實(shí)現異步復位，同步釋放。綜合后的RTL圖如圖3所示，其仿真結果表明該電路能有效的實(shí)現復位及脫離復位。

圖3異步復位、同步釋放電路圖

 

 

全局異步復位/置位資源的主要作用是對系統中存在的所有觸發(fā)器、鎖存器、查找表單元的輸出寄存器進(jìn)行復位，不會(huì )占有額外的布線(xiàn)資源。使用GSR資源，異步復位到達所有寄存器的偏斜最小。

 

 

在無(wú)需復位信號先于時(shí)鐘信號產(chǎn)生的應用中，為避免外部復位毛刺的影響、異步復位電路可能引起的亞穩態(tài)以及減少資源的使用率，可通過(guò)FPGA產(chǎn)生內部復位，然后采用異步的方式對其的內寄存器進(jìn)行復位。由于該復位信號由FPGA內部產(chǎn)生，不會(huì )因外部干擾而產(chǎn)生毛刺，同時(shí)又與時(shí)鐘同步，不存在因異步復位導致的亞穩態(tài)現象，因此可確保系統可靠復位。

 

 

FPGA的可靠復位是保證系統能夠正常工作的必要條件，本文對FPGA設計中常用的復位設計方法進(jìn)行了分類(lèi)、分析和比較，并針對各種復位方式的特點(diǎn)，提出了如何提高復位設計可靠性的方法。在工程實(shí)踐中，上述方法可以有效減少或消除FPGA復位所產(chǎn)生的錯誤。