【導讀】求助??！請教下有經(jīng)驗的各位，這個(gè)數據總線(xiàn)上的波形到底應該是什么樣的，我這個(gè)板子上第二條數據總線(xiàn)上掛著(zhù)4個(gè)芯片，分別是一個(gè)SRAM，雙口ram，一塊FPGA和一塊DSP，到底是什么問(wèn)題導致數據總線(xiàn)出問(wèn)題。
先簡(jiǎn)單介紹一下電路板，上面有兩條數據總線(xiàn)，分別用兩個(gè)DSP控制，兩個(gè)DSP通過(guò)雙口RAM通信。一條總線(xiàn)上掛著(zhù)FPGA，一條掛著(zhù)一個(gè)CPLD。
說(shuō)說(shuō)問(wèn)題，就是發(fā)現用DSP給FPGA寫(xiě)數，然后發(fā)到測試點(diǎn)看波形，發(fā)現本來(lái)寫(xiě)0的數有的時(shí)候會(huì )讀成1。
開(kāi)始以為是FPGA程序使用inout的口沒(méi)有釋放總線(xiàn)，就把FPGA的數據線(xiàn)配置成了輸入，相當于只能寫(xiě)不能讀，仍然存在寫(xiě)錯數的情況，而且沒(méi)有什么規律。
于是測量數據總線(xiàn)。有下面的圖。這里的程序是寫(xiě)一次數再讀一次數。感覺(jué)這個(gè)明顯不對勁。
后來(lái)又把FPGA沒(méi)有加載程序，單從雙口RAM里讀數據。有下面的波形。
看起來(lái)好像跟FPGA沒(méi)有什么關(guān)系。后來(lái)我又測量了另外一條總線(xiàn)的波形如下圖
這個(gè)看起來(lái)就比較正常。后來(lái)我懷疑是不是哪個(gè)芯片自帶上拉電阻，又把FPGA的輸出口配置上了下拉電阻有下面的波形。
感覺(jué)像是DSP的IO口出了問(wèn)題，因為這個(gè)板子上FPGA剛換上新的。
我記得只有一次不當使用，就是之前程序有句話(huà)寫(xiě)錯了，只要不讀寫(xiě)FPGA，FPGA就會(huì )把所有數據線(xiàn)拉低。不知道這樣會(huì )不會(huì )由于FPGA的驅動(dòng)能力過(guò)強，將DSP的IO口燒壞。
所以請教下有經(jīng)驗的各位，這個(gè)數據總線(xiàn)上的波形到底應該是什么樣的，我這個(gè)板子上第二條數據總線(xiàn)上掛著(zhù)4個(gè)芯片，分別是一個(gè)SRAM，雙口ram，一塊FPGA和一塊DSP，到底是什么問(wèn)題導致數據總線(xiàn)出問(wèn)題。
還有一點(diǎn)就是，在這個(gè)板子上，就是通過(guò)數據線(xiàn)把這四個(gè)芯片連了起來(lái)，數據線(xiàn)上沒(méi)有任何串入的電阻和并入的電容，希望各位大蝦幫幫忙，困擾了挺久的時(shí)間了。
