1如何處理實(shí)際布線(xiàn)中的一些理論沖突的問(wèn)題？

 

基本上，將模/數地分割隔離是對的。要注意的是信號走線(xiàn)盡量不要跨過(guò)有分割的地方(moat)，還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

 

晶振是模擬的正反饋振蕩電路，要有穩定的振蕩信號，必須滿(mǎn)足loop gain與phase的規范。而這模擬信號的振蕩規范很容易受到干擾，即使加ground guard traces可能也無(wú)法完全隔離干擾。而且離的太遠，地平面上的噪聲也會(huì )影響正反饋振蕩電路。所以，一定要將晶振和芯片的距離進(jìn)可能靠近。

 

確實(shí)高速布線(xiàn)與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或 ferrite bead，不能造成信號的一些電氣特性不符合規范。所以，最好先用安排走線(xiàn)和PCB迭層的技巧來(lái)解決或減少EMI的問(wèn)題，如高速信號走內層。最后才用電阻電容或ferrite bead的方式，以降低對信號的傷害。

 

2如何解決高速信號的手工布線(xiàn)和自動(dòng)布線(xiàn)之間的矛盾？

 

現在較強的布線(xiàn)軟件的自動(dòng)布線(xiàn)器大部分都有設定約束條件來(lái)控制繞線(xiàn)方式及過(guò)孔數目。各家EDA公司的繞線(xiàn)引擎能力和約束條件的設定項目有時(shí)相差甚遠。例如，是否有足夠的約束條件控制蛇行線(xiàn)(serpentine)蜿蜒的方式，能否控制差分對的走線(xiàn)間距等。這會(huì )影響到自動(dòng)布線(xiàn)出來(lái)的走線(xiàn)方式是否能符合設計者的想法。

 

 

另外，手動(dòng)調整布線(xiàn)的難易也與繞線(xiàn)引擎的能力有絕對的關(guān)系。例如，走線(xiàn)的推擠能力，過(guò)孔的推擠能力，甚至走線(xiàn)對敷銅的推擠能力等等。所以，選擇一個(gè)繞線(xiàn)引擎能力強的布線(xiàn)器，才是解決之道。

 

3在高速PCB設計中，信號層的空白區域可以敷銅，而多個(gè)信號層的敷銅在接地和接電源上應如何分配？

 

一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線(xiàn)旁敷銅時(shí)要注意敷銅與信號線(xiàn)的距離， 因為所敷的銅會(huì )降低一點(diǎn)走線(xiàn)的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在 dual strip line 的結構時(shí)。

 

4是否可以把電源平面上面的信號線(xiàn)使用微帶線(xiàn)模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線(xiàn)模型計算？

 

是的，在計算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四層板：頂層-電源層-地層-底層，這時(shí)頂層走線(xiàn)特性阻抗的模型是以電源平面為參考平面的微帶線(xiàn)模型。

 

5在高密度印制板上通過(guò)軟件自動(dòng)產(chǎn)生測試點(diǎn)一般情況下能滿(mǎn)足大批量生產(chǎn)的測試要求嗎？

 

一般軟件自動(dòng)產(chǎn)生測試點(diǎn)是否滿(mǎn)足測試需求必須看對加測試點(diǎn)的規范是否符合測試機具的要求。另外，如果走線(xiàn)太密且加測試點(diǎn)的規范比較嚴，則有可能沒(méi)辦法自動(dòng)對每段線(xiàn)都加上測試點(diǎn)。當然，需要手動(dòng)補齊所要測試的地方。

 

6添加測試點(diǎn)會(huì )不會(huì )影響高速信號的質(zhì)量？

 

至于會(huì )不會(huì )影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定?；旧贤饧拥臏y試點(diǎn)，不用在線(xiàn)既有的穿孔(via or DIP pin)當測試點(diǎn)?？赡芗釉谠诰€(xiàn)或是從在線(xiàn)拉一小段線(xiàn)出來(lái)。前者相當于是加上一個(gè)很小的電容在在線(xiàn)，后者則是多了一段分支。

 

 

這兩個(gè)情況都會(huì )對高速信號多多少少會(huì )有點(diǎn)影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過(guò)仿真得知。原則上測試點(diǎn)越小越好(當然還要滿(mǎn)足測試機具的要求)分支越短越好。

 

7若干PCB組成系統，各板之間的地線(xiàn)應如何連接？

 

各個(gè)PCB板子相互連接之間的信號或電源在動(dòng)作時(shí)，例如A板子有電源或信號送到B板子，一定會(huì )有等量的電流從地層流回到A板子(此為Kirchoffcurrent law)。這地層上的電流會(huì )找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。

 

另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調整地層或地線(xiàn)的接法，來(lái)控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對其它較敏感信號的影響。

 

8適當選擇PCB與外殼接地的點(diǎn)的原則是什么？

 

選擇PCB與外殼接地點(diǎn)選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returningcurrent)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。

 

9電路板DEBUG應從那幾個(gè)方面著(zhù)手？

 

就數字電路而言，首先先依序確定三件事情：

確認所有電源值的大小均達到設計所需，有些多重電源的系統可能會(huì )要求某些電源之間起來(lái)的順序與快慢有某種規范;

確認所有時(shí)鐘信號頻率都工作正常且信號邊緣上沒(méi)有非單調(non-monotonic)的問(wèn)題;

確認 reset 信號是否達到規范要求。 

 

 

這些都正常的話(huà)，芯片應該要發(fā)出第一個(gè)周期(cycle)的信號。接下來(lái)依照系統運作原理與bus protocol來(lái)DEBUG。

 

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在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線(xiàn)密度，但是這樣有可能導致走線(xiàn)的相互干擾增強，同時(shí)走線(xiàn)過(guò)細也使阻抗無(wú)法降低。

 

那么，在高速(>100MHz)高密度PCB設計中有何技巧？

 

在設計高速高密度PCB時(shí)，串擾(crosstalkinterference)確實(shí)是要特別注意的，因為它對時(shí)序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：

 

控制走線(xiàn)特性阻抗的連續與匹配。走線(xiàn)間距的大小。一般?？吹降拈g距為兩倍線(xiàn)寬?？梢酝高^(guò)仿真來(lái)知道走線(xiàn)間距對時(shí)序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。
 

選擇適當的端接方式。避免上下相鄰兩層的走線(xiàn)方向相同，甚至有走線(xiàn)正好上下重疊在一起，因為這種串擾比同層相鄰走線(xiàn)的情形還大。
 

利用盲埋孔(blind/buried via)來(lái)增加走線(xiàn)面積。但是PCB板的制作成本會(huì )增加。在實(shí)際執行時(shí)確實(shí)很難達到完全平行與等長(cháng)，不過(guò)還是要盡量做到。