【導讀】在脈沖雷達應用中，從發(fā)射到接收操作的過(guò)渡期間需要快速開(kāi)啟/關(guān)閉高功率放大器 (HPA)。典型的轉換時(shí)間目標可能小于1 μs。傳統上，這是通過(guò)漏極控制來(lái)實(shí)現的。漏極控制需要在28 V至50 V的電壓下切換大電流。已知開(kāi)關(guān)功率技術(shù)可以勝任這一任務(wù)，但會(huì )涉及額外的物理尺寸和電路問(wèn)題。
提問(wèn)：能否在 200 ns 內開(kāi)啟或關(guān)閉RF源？
在脈沖雷達應用中，從發(fā)射到接收操作的過(guò)渡期間需要快速開(kāi)啟/關(guān)閉高功率放大器 (HPA)。典型的轉換時(shí)間目標可能小于1 μs。傳統上，這是通過(guò)漏極控制來(lái)實(shí)現的。漏極控制需要在28 V至50 V的電壓下切換大電流。已知開(kāi)關(guān)功率技術(shù)可以勝任這一任務(wù)，但會(huì )涉及額外的物理尺寸和電路問(wèn)題。在現代相控陣天線(xiàn)開(kāi)發(fā)中，雖然要求盡可能低的SWaP（尺寸重量和功耗），但希望消除與HPA漏極開(kāi)關(guān)相關(guān)的復雜問(wèn)題。
本文將提出一種獨特但簡(jiǎn)單的柵極脈沖驅動(dòng)電路，為快速開(kāi)關(guān)HPA提供了另一種方法，同時(shí)消除了與漏極開(kāi)關(guān)有關(guān)的電路。實(shí)測切換時(shí)間小于200 ns，相對于 1 μs 的目標還有一些裕量。其他特性包括：解決器件間差異的偏置編程能力，保護HPA免受柵極電壓增加影響的柵極箝位，以及用于優(yōu)化脈沖上升時(shí)間的過(guò)沖補償。
典型漏極脈沖配置
通過(guò)漏極控制開(kāi)關(guān)HPA的典型配置如圖1所示。一個(gè)串聯(lián)FET開(kāi)啟輸入HPA的高電壓?？刂齐娐沸枰獙⑦壿嬰娖矫}沖轉換為更高電壓以使串聯(lián)FET導通。
圖1. 傳統HPA脈沖漏極配置
此配置的難點(diǎn)包括：
? 大電流的切換要求從大容量電容到HPA漏極引腳的路徑是一條低電感路徑。
? 關(guān)閉時(shí)，漏極電容保有電荷，需要額外的放電路徑。這是通過(guò)額外的FET Q2來(lái)實(shí)現的，對控制電路的約束隨之增加：Q1和Q2絕不能同時(shí)使能。
? 很多情況下，串聯(lián)FET是N溝道器件。這要求控制電路產(chǎn)生一個(gè)高于HPA漏極電壓的電壓才能開(kāi)啟。
控制電路的設計方法已是眾所周知且行之有效。然而，相控陣系統不斷期望集成封裝并降低SWaP，因此希望消除上述難點(diǎn)。實(shí)際上，人們的愿望是完全消除漏極控制電路。
推薦柵極脈沖電路
柵極驅動(dòng)電路的目標是將邏輯電平信號轉換成合適的GaN HPA柵極控制信號。需要一個(gè)負電壓來(lái)設置適當的偏置電流，以及一個(gè)更大的負電壓來(lái)關(guān)閉器件。因此，電路應接受正邏輯電平輸入并轉換為兩個(gè)負電壓之間的脈沖。電路還需要克服柵極電容影響，提供急速上升時(shí)間，過(guò)沖應極小或沒(méi)有。
對柵極偏置設置的擔憂(yōu)是，偏置電壓的小幅增加可能導致HPA電流的顯著(zhù)增加。這就增加了一個(gè)目標，即柵極控制電路應非常穩定，并有一個(gè)箝位器來(lái)防止受損。另一個(gè)問(wèn)題是，設置所需漏極電流時(shí)，不同器件的最佳偏置電壓有差異。這種差異使得人們更希望有系統內可編程柵極偏置特性。
圖2所示電路達成了所述的全部目標。運算放大器U1使用反相單負電源配置。利用一個(gè)精密DAC設置運算放大器基準電壓，以實(shí)現V+引腳上的增益。當邏輯輸入為高電平時(shí)，運算放大器箝位到負供電軌。當輸入為低電平時(shí)，運算放大器輸出接近一個(gè)小的負值，該值由電阻值和DAC設置決定。反相配置是故意選擇的，目的是當邏輯輸入為低電平或接地時(shí)開(kāi)啟HPA，因為邏輯低電平的電壓差異小于邏輯高電平。采用軌到軌運算放大器，它具有較大壓擺率和足夠的輸出電流驅動(dòng)能力，適合該應用。
圖2. 推薦HPA柵極驅動(dòng)電路
元件值選擇如下：
◆ R1和R2設置運放增益。
◆ DAC設置連同R3和R4決定運算放大器V+引腳的基準電壓。C1和R3針對低通濾波器噪聲而選擇。
◆ R5和R6用于實(shí)現重要的箝位功能。這是因為運放的VCC引腳以地為基準，所以這是運放輸出的最大值。R5和R6為–5 V電源提供一個(gè)電阻分壓器。
◆ R5的不利影響是由于柵極電容，它會(huì )減慢脈沖響應。這要通過(guò)增加C3來(lái)補償，以實(shí)現陡峭的脈沖。
◆ C2的值較小，用以限制運放輸出脈沖上升沿的過(guò)沖。
實(shí)測數據
用于驗證電路的測試設置如圖3所示。對精密DAC、運算放大器和HPA使用評估板。一個(gè)脈沖發(fā)生器用于模擬1.8 V邏輯信號。信號發(fā)生器連續工作，利用一個(gè)輸入帶寬高于RF頻率的RF采樣示波器測量HPA對RF信號的開(kāi)啟/關(guān)閉。
圖3. 測試設置
測試所用的元器件值參見(jiàn)表1。
表1. 所用元器件值
實(shí)測開(kāi)啟時(shí)間如圖4所示。時(shí)間標度為每格500 ns，RF信號的上升時(shí)間小于200 ns。對于測量從柵極脈沖開(kāi)始到RF脈沖上升沿結束的時(shí)間的系統，可以看到開(kāi)啟時(shí)間約為300 ns，這說(shuō)明系統分配1 μs用于發(fā)射到接收轉換會(huì )有相當可觀(guān)的裕量。
圖4. 實(shí)測HPA開(kāi)啟時(shí)間
實(shí)測關(guān)閉時(shí)間如圖5所示。時(shí)間標度同樣是每格500 ns，下降時(shí)間明顯快于上升時(shí)間，同樣遠小于200 ns，說(shuō)明系統分配1 μs用于發(fā)射到接收轉換會(huì )有相當可觀(guān)的裕量。
圖5. 實(shí)測HPA關(guān)閉時(shí)間
布局考慮
對一個(gè)代表性布局做了尺寸研究，如圖6所示。柵極脈沖電路的運算放大器部分放置在通向HPA輸入的RF路徑附近。精密DAC未顯示出來(lái)，假定其放置在控制部分中，為多個(gè)發(fā)射通道提供輸入。布局研究表明，可將該電路添加到實(shí)際的低成本PWB實(shí)現方案中，發(fā)射RF電路所需的額外空間極小。
圖6. 物理尺寸分配
結語(yǔ)：
本文提出了一種獨特的柵極脈沖電路，并進(jìn)行了HPA快速開(kāi)/關(guān)評估。其特性包括：
? 轉換時(shí)間小于200 ns。
? 兼容任何邏輯輸入
? 通過(guò)可編程偏置消除器件間差異
? 提供箝位保護以設置最大柵極電壓
? 上升時(shí)間/過(guò)沖補償
? 尺寸支持高密度相控陣應用
先進(jìn)電子系統集成度不斷提高，要求縮小物理尺寸，因此可以想象，這種電路及其方法的其他變化，將開(kāi)始在需要快速HPA轉換時(shí)間的相控陣應用中激增。
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