在使用同一時(shí)鐘源產(chǎn)生多個(gè)時(shí)鐘時(shí)，一個(gè)常見(jiàn)的問(wèn)題是噪聲，通常表現為存在于噪底之上的雜散，這是因為單一時(shí)鐘源被倍頻或分頻為多個(gè)時(shí)鐘。偏移各時(shí)鐘的相鄰沿可以降低噪聲雜散，或者完全消除雜散，這具體取決于系統的時(shí)序裕量。這一現象是一個(gè)時(shí)間變量系統，其中時(shí)鐘信號的破壞與時(shí)域中的干擾位置相關(guān)。干擾位置是固定的，因此時(shí)鐘的破壞程度與干擾的幅度成比例，就像在線(xiàn)性系統中一樣。

來(lái)，送個(gè)例子，以時(shí)鐘發(fā)生器AD9516的兩路輸出為例加以說(shuō)明吧~

 

一路100MHz輸出連接到一個(gè)ADC，另一路2 5 M H z 輸出（1/4&TImes;fSAMPLE）為一個(gè)FPGA提供時(shí)鐘信號。兩路輸出時(shí)鐘的上升沿和下降沿幾乎是同時(shí)的，其結果是發(fā)生耦合效應，因為兩個(gè)快速運動(dòng)的高帶寬時(shí)鐘沿每隔10ns出現一次，而不是所需要的一個(gè)時(shí)鐘沿。在此躍遷期間，內部或外部的噪聲必須很低，因為抖動(dòng)或噪聲存在于時(shí)鐘的躍遷區時(shí)會(huì )破壞ADC的時(shí)序。提高壓擺率以加快時(shí)鐘沿（閾值區相應變?。┎豢杀苊獾貢?huì )縮短噪聲在閾值期間存在的時(shí)間，從而有效降低引入系統的均方根抖動(dòng)量。在時(shí)鐘的穩態(tài)期間（高電平和低電平），時(shí)鐘噪聲不起作用。因此，只需延遲25MHz或100MHz時(shí)鐘便能展開(kāi)二者的時(shí)間，移動(dòng)干擾的位置。換言之，應將一個(gè)時(shí)鐘的躍遷沿安排在另一個(gè)時(shí)鐘的穩態(tài)期間出現。

 

本質(zhì)上，這里涉及到一條走線(xiàn)與另一條相鄰走線(xiàn)由于串擾而引起的抖動(dòng)(噪聲)。如果一條走線(xiàn)攜帶一個(gè)信號，而相鄰的并行走線(xiàn)攜帶一個(gè)變化電流，則信號走線(xiàn)中將產(chǎn)生一個(gè)電壓；如果它是時(shí)鐘信號，則時(shí)鐘沿出現的時(shí)間將被調制。如果這些時(shí)鐘沿出現在幾乎同一時(shí)間，就會(huì )發(fā)生問(wèn)題。