【導讀】在描述高速運行的數字系統時(shí)，噪聲容限是最重要的參數之一。通常情況下，噪聲容限定義了 I/O 引腳上或接口中可接受的噪聲水平。在數字電子技術(shù)領(lǐng)域，噪聲容限是指 I/O 引腳上出現但不會(huì )導致接收邏輯狀態(tài)出錯的噪聲水平。這個(gè)值在時(shí)域中經(jīng)常調用，用于測量比特誤碼率。

在描述高速運行的數字系統時(shí)，噪聲容限是最重要的參數之一。通常情況下，噪聲容限定義了 I/O 引腳上或接口中可接受的噪聲水平。在數字電子技術(shù)領(lǐng)域，噪聲容限是指 I/O 引腳上出現但不會(huì )導致接收邏輯狀態(tài)出錯的噪聲水平。這個(gè)值在時(shí)域中經(jīng)常調用，用于測量比特誤碼率。

如果您正在設計高速 PCB 并需要執行串擾檢查，首先應明確評估成功的具體標準。從數字器件的 CMOS 噪聲容限值入手是個(gè)不錯的選擇，因為這些器件很可能是采用 CMOS 工藝制造的。

邏輯系列的噪聲容限值

核心電壓已降至 1.8V 以下（例如 1.2V、1.0V 和 0.8V），這些器件的噪聲容限也隨著(zhù)核心電壓的降低而下降。大多數采用 CMOS 工藝制造的常見(jiàn)數字 ASIC 和微控制器都在 LVCMOS 核心電壓水平下運行。

噪聲容限的應用

例如，下圖中的串擾仿真示例顯示串擾比率（受害者峰值電壓與攻擊者峰值電壓）為 8.46%。當攻擊者的峰值信號水平為 1.8V 時(shí)，峰值串擾為 152 mV，略低于此示例接口的噪聲容限。

上述問(wèn)題中的最后一項（即電源軌噪聲的 I/O 噪聲）較難理解，因為電源軌噪聲并不會(huì )以 1:1 的比例傳輸至 I/O 輸出。這是由 CMOS 緩沖電路的性質(zhì)所決定的，其中涉及半導體裸片上的諸多晶體管和無(wú)源元件。正因如此，業(yè)界開(kāi)發(fā)了兼顧電源影響的 SI 仿真工具，以更精確地分析電源軌噪聲對 SI 的影響。目前，I/O 上的噪聲必須作為注入電源軌噪聲的函數進(jìn)行測量。這種測量方法較為復雜，無(wú)法直接適用于所有 PCB 堆疊。

低于 1.8V 的高速接口

在高速接口中，眼圖通常用于評估信號完整性，因為它是在接收器件的 I/O 引腳上測量的。即使在信號電壓高達 1.8V 的接口中，噪聲容限也不會(huì )直接用于評估，而是包含在眼圖的另一項評估指標中，即眼圖模板或眼開(kāi)度。眼圖模板對信號電平的上升時(shí)間和噪聲設定了限制，如下圖所示。

高級信號完整性仿真器允許用戶(hù)指定眼圖模板，以便根據仿真數據計算比特誤碼率。這些仿真器可以直接處理 PCB 布局數據，并確定串擾、ISI 和抖動(dòng)的合理準確估計值。雖然噪聲容限是這些仿真的一項輸入參數，但無(wú)需手動(dòng)檢查眼圖中的每條軌跡，即可判斷通道的合規性。

如需加快 CMOS 接口噪聲容限的分析速度，可以使用 Cadence 的系統分析工具組合評估高速數字系統。新一代 Sigrity X 可以與 Clarity 3D Solver 配合工作，并與 Allegro X PCB Designer 和 Allegro X Advanced Package Designer 工具緊密集成。這一全新特性可以幫助 PCB 和 IC 封裝設計師將端到端、multi-fabric 和多電路板系統（從發(fā)射端到接收端或從電源到耗電端）相結合，確保 SI/PI 成功簽核。

文章來(lái)源：Cadence

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