【導讀】前面有講到設計人員因為沒(méi)有留意到DDR3主控沒(méi)有讀寫(xiě)平衡功能，就按照常規的布線(xiàn)要求來(lái)走線(xiàn)，導致數據和時(shí)鐘信號長(cháng)度差異較大，最終使得DDR3系統運行不到額定頻率?？磥?lái)沒(méi)有讀寫(xiě)平衡的DDR3，直接按照DDR2的設計規則來(lái)做還是比較靠譜的，那么DDR2的設計到底有哪些規則呢？我想大家肯定會(huì )比較感興趣吧。
到底有哪些規則呢？所謂實(shí)踐出真理，還是先來(lái)看看下面的這個(gè)案例吧！
這個(gè)DDR2系統采用8片顆粒表底貼的設計，地址、控制、命令信號一拖八，其余信號一拖二，但最終的系統跑不起來(lái)。查看PCB設計，列出部分信號的截圖如下，先不評論，各位慢慢開(kāi)始來(lái)找茬吧。
上圖高亮部分為時(shí)鐘信號(綠白)的走線(xiàn)，從主控芯片出來(lái)?yè)Q層經(jīng)過(guò)1300mil到分支過(guò)孔，此處端接一個(gè)100ohm差分阻抗，再從過(guò)孔處分支各走一段1250mil和1350mil的走線(xiàn)到表底兩個(gè)顆粒，其中一個(gè)顆粒再端接一個(gè)100歐姆差分電阻，其他的時(shí)鐘信號也大致如此。
圖中黃色高亮部分為地址信號走線(xiàn)，從主控芯片出來(lái)馬上第一級分支，再約600mil進(jìn)行第二級分支，再一個(gè)分支經(jīng)過(guò)1000mil進(jìn)行第三級分支，另一分支在50mil左右也開(kāi)始第三級分支，最后接0ohm串阻約1100mil到顆粒，其中在最邊上某一第三分支過(guò)孔處上拉一個(gè)47ohm電阻到Vtt,其他的地址、控制信號也大致如此結構。
再來(lái)看DQS信號，如上圖高亮玫紅白點(diǎn)信號，進(jìn)過(guò)一級分支各0ohm串阻經(jīng)350mil和738mil的線(xiàn)路到表底層顆粒，其他的差異不大。
最后再看數據信號，圖中黃色高亮部分，采用的菊花鏈結構，先到其中一個(gè)顆粒，再到另一面的第二個(gè)顆粒，其他的數據信號也是這種結構。
好了，其他的如電源我們就不用看了，看到這里我們已經(jīng)大致知道這個(gè)DDR2系統跑不起來(lái)是有原因的啦。
