對于高速的DSP密集型系統設計，降低功率變得越來(lái)越重要。例如，在通信系統中，通信必須以周期猝發(fā)方式來(lái)實(shí)施，以避免放大器和系統其余部分電路持續消耗功率。在傳感器網(wǎng)絡(luò )中的要求是定期關(guān)斷工作的傳感器(比如用于交通圖像或天氣傳感器)，或者定期打開(kāi)它們(例如在地震情況下)，以及在設備回到睡眠模式之前以猝發(fā)方式上傳信息。在通常具有相對較低取樣頻率的醫療監測設備中，需要通過(guò)實(shí)施周期性操作其低功耗特性的方式來(lái)最大限度減少功耗，相似的,手持便攜式解決方案也是如此。

對于著(zhù)重降低功率的DSP密集型系統設計，設計人員不僅僅是要提供最低的靜態(tài)功率，更重要的是需要專(zhuān)注于實(shí)現盡可能低的總體功耗，尤其是在高頻率和高溫條件下?，F場(chǎng)可編程門(mén)陣列(FPGA)通過(guò)綜合的方法來(lái)實(shí)現功耗最小化，有助于達到這個(gè)目標。這種方法包括加工工藝、架構和邏輯配置設計，以及包括SERDES、DDR2/3和DSP模塊的嵌入式特性，同時(shí)還加入了進(jìn)一步降低靜態(tài)功耗的特殊功率模式。

FPGA演進(jìn)

在過(guò)去二十年里，許多先進(jìn)的CPU和MCU構建了各種節能模式，以應對DSP密集型設計中較高頻率和集成度水平引起的功耗難題。僅有最先進(jìn)的FPGA器件提供了類(lèi)似的低功耗能力，并且支持更高頻率器件。直至最近才出現可以解決早期基于SRAM解決方案的泄漏問(wèn)題，同時(shí)帶有低功耗模式實(shí)現額外節能能力的FPGA器件。

大體上，靜態(tài)功率、動(dòng)態(tài)功率，以及浪涌功率這三種功率成分左右了總體功耗，這與FPGA功率預算相關(guān)。必需有效地管理這三種成分以實(shí)現最低功耗。

管理這些功率成分需要固有低泄漏電流——這是FPGA器件支持DSP密集設計之功率需求的一個(gè)重要特性。與使用SRAM單元的FPGA器件相比，基于flash的FPGA解決方案具有優(yōu)勢，這是因為基于flash的 FPGA使用單一(而不是六個(gè))晶體管來(lái)構建，而且配置功率和浪涌功率(上電期間)均為零。SRAM FPGA上電處于未配置狀態(tài)，必需完成初始上電復位順序。首先，各個(gè)配置位處于未知狀態(tài)，并且必需在每個(gè)電源周期初始化。因此，產(chǎn)生了高至數安培或長(cháng)至數百微秒之尖峰的浪涌電流，這帶來(lái)了浪涌功率(請參見(jiàn)圖1)。

圖1：使用基于flash的FPGA器件，可以在器件啟動(dòng)和配置階段省去數百微瓦(mW)功率。為了避免大電流峰值，SRAM FPGA需要復雜的上電排序，因此增加了元器件成本和占位面積。

為了緩減這個(gè)尖峰電流，許多SRAM FPGA器件也都具有附加的復雜系統上電順序要求。而基于flash的非易失性 FPGA無(wú)需外部配置器件來(lái)進(jìn)行重新編程，在啟動(dòng)階段省去了數百微瓦(mW)，并且省去了用于緩減尖峰電流的外部器件。在某些情況下，與基于SRAM的解決方案相比，基于flash的FPGA可以把每單元泄漏電流降低1000倍，并且具有超低靜態(tài)電流和無(wú)需外部緩減器件的優(yōu)勢。

基于flash的 FPGA器件除了固有較低功率之外，還可以利用附加的特性以進(jìn)一步減小功率?；趂lash的 FPGA器件在單一芯片上結合了硬IP模塊和FPGA架構，并且這個(gè)FGPA集成了功能齊全的微控制器系統、增強的FPGA架構和高速串行和存儲器接口。附加的功率敏感特性和其它特性包括：

增強的SERDES功能：最新FPGA的每個(gè)SERDES通道的每Gbps功率降低至13mW，與具有相似功能的其它FPGA解決方案相比，可以降低多達5倍(參見(jiàn)圖2)。

在較小的器件中集成許多不同的硬IP和其它資源：通過(guò)加入更多I/O、收發(fā)器、PCI Express端點(diǎn)和高性能存儲器子系統，可以在更小、功率更低的器件中提供更多功能。

嵌入式RAM和數學(xué)模塊：基于flash 的 FPGA器件包括內建的硬RAM模塊和數學(xué)模塊，用于密集型DSP應用。而且，這些模塊在低功率下提供高性能水平。圖3所示為不同FPGA制造商之間的RAM功率比較。

固有低功率的嵌入式處理器子系統：某些子系統提供多種低功率模式，包括睡眠模式和深度睡眠模式，使用低功率模式可以實(shí)現FPGA架構和相關(guān)I/O的快速停止和啟動(dòng)，同時(shí)保存FPGA架構的狀態(tài)，并且顯著(zhù)降低功耗。器件大約花100ms來(lái)進(jìn)入睡眠模式，再花大約100ms退出這個(gè)模式。然而，FPGA退出睡眠模式的狀態(tài)可以保存，該器件從其退出的狀態(tài)繼續運作。

使用附加的工具來(lái)最大限度地減小功率：通過(guò)使用各種工具來(lái)計算功率配置，以及使用智能floor-planning和功率優(yōu)化布局布線(xiàn)，用戶(hù)能夠進(jìn)一步優(yōu)化其設計以降低功耗。

所有這些降低功率的特性和功能，在高速DSP密集型系統設計中特別重要。
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DSP設計的挑戰

DSP密集型系統設計需要復雜的數學(xué)計算、高存儲器帶寬要求，以及具有動(dòng)態(tài)重新配置的高速串行傳輸，這些要求在高性能水平下消耗很大的功率。下一代FPGA器件必需能夠以盡可能低的功耗來(lái)應對這些需求，并且不影響性能。DSP系統設計人員在設計中使用數個(gè)不同的構件(乘法器、存儲器、收發(fā)器等)，而不同系統架構實(shí)施方案的功耗有著(zhù)顯著(zhù)的區別，這取決于使用的FPGA器件。

所有FPGA器件也都使用硬乘法器作為基礎計算單元，這個(gè)硬乘法器在總體系統功率預算方面舉足輕重。為此，美高森美研究了具有不同架構的有限脈沖響應(FIR)濾波器，并且根據乘法器數目對比運作頻率，分析了各個(gè)器件的功耗。

FIR濾波器經(jīng)常用于在各種應用中消除不必要噪聲，同時(shí)提升信號質(zhì)量，或者修理信號波幅的DSP模塊，有著(zhù)數種FIR濾波器架構，包括轉置或收縮(有或沒(méi)有對稱(chēng)性) 。這兩種架構均具有與總體初始延遲、DSP模塊數目、吞吐量或性能，以及管線(xiàn)寄存器數目相關(guān)的特性，兩種架構之間的區別如圖4所示，圖中顯示16-Tap FIR轉置和收縮的對稱(chēng)型款。


現在來(lái)總結兩種架構之間的區別：轉置架構使用管線(xiàn)級并且減少輸入扇出以提高運作頻率；同時(shí)，N-Tap systolic FIR的初始延遲是(2*N -2)周期。比較之下，雖然轉置架構的運作頻率較低，但其初始延遲較好(N-1周期)，而且使用較少的時(shí)序資源。這些架構還要考慮其它的因素，最重要的是濾波器穩定性，尤其是必需考慮大量抽頭(tap)數目和加權特性。例如，在需要回聲消除的語(yǔ)音處理應用中，在存在大部分回聲的近端，權重必需較高，在回聲較少的后續濾波器抽頭上較低。

根據使用的架構不同，FPGA的功耗可能顯著(zhù)變化。在一項研究中，使用了功耗預算工具，并且使用FPGA開(kāi)發(fā)工具套件在32、64和128-Tap Transpose FIR實(shí)施方案中測量不同溫度下的實(shí)際硅器件；研究結果表明FPGA器件通過(guò)合適的設計和實(shí)施來(lái)提供了顯著(zhù)的節能。此外，這些節能在較低的頻率和高溫下更加明顯。另一個(gè)重要發(fā)現是，對于最佳性能FPGA器件，功耗與抽頭的數目成線(xiàn)性關(guān)系。換句話(huà)說(shuō)，如果抽頭的數目少，某些性能較差FPGA的功耗數值更差；對于其它器件，在抽頭數目高時(shí)，它們的性能更差。這可能與架構問(wèn)題有關(guān)。


結語(yǔ)

今天以DSP為中心的系統設計，面臨不斷增加的減小功耗的壓力。今天基于flash的 FPGA技術(shù)不只是減少靜態(tài)功耗，而是減少總體功耗，正是實(shí)現下一代高速DSP密集型系統設計的重要因素，這些設計要求必需在不斷縮小的外形尺寸中提供高算法性能，并具有盡可能低的功耗。

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