新型每秒千兆采樣(GSPS)高速轉換器、高性能FPGA和FPGAIP內核已經(jīng)開(kāi)始改變現狀，為設計師帶來(lái)了現成的解決方案和可配置的構建模塊，助其從容面對新一代挑戰。一種采用ADI GSPS ADC并且搭載Altera® FPGA和通道化IP的參考設計將向我們展示，設計師如何在縮短上市時(shí)間的條件下，打造出最先進(jìn)的電子情報和數字RF存儲器系統解決方案。

 

 

電子戰系統可以識別和反擊監視與跟蹤雷達等電子威脅。電子戰系統通常分為電子支援(ES)、電子攻擊(EA)和電子保護(EP)三類(lèi)。

 

電子支援系統用于攔截和測量信號參數，以識別信號源并進(jìn)行威脅分析。電子攻擊系統會(huì )產(chǎn)生干擾信號，以壓制真實(shí)脈沖。數字射頻存儲器(DRFM)是一種用于欺騙雷達的欺騙技術(shù)。電子保護系統主要用于處理和存儲輸入信號以構建信號數據庫。該數據庫是一個(gè)持續更新的查詢(xún)表，用于識別未來(lái)雷達系統。傳統上，這些系統是在模擬平臺上開(kāi)發(fā)的?，F代系統的數字化水平更高，可以利用可編程邏輯器件強大的信號處理能力。

 

在這些系統中，不明目標威脅的探測需要一個(gè)可以工作于較寬頻段的接收器，以識別威脅并發(fā)動(dòng)對抗措施。典型的電子戰系統的工作頻率范圍是直流至20 GHz。在寬帶寬要求以外，實(shí)戰電子戰系統還要求高動(dòng)態(tài)范圍、高靈敏度和精確的脈沖特性描述性能，新系統也要以更快的速度、更高的靈敏度監視目標帶寬。電子戰系統接收到的輸入信號可能來(lái)自眾多不同來(lái)源，并且需要識別和區分每一個(gè)來(lái)源，此時(shí)，情況變得更加復雜。在敵方有意為之的干擾以外，不斷增加的頻譜擁堵，特別是通信基礎設施的快速擴張導致的頻譜擁堵問(wèn)題進(jìn)一步增加了有效探測的難度。

 

尺寸更小、重量更輕、功率更低的復雜系統使開(kāi)發(fā)周期變得越來(lái)越長(cháng)。然而，新一代現成解決方案和可編程構建模塊可為這些挑戰提供解決方案。對任何電子戰系統來(lái)說(shuō)，兩個(gè)關(guān)鍵構建模塊是模數轉換器和實(shí)時(shí)通道化IP，我們將進(jìn)一步考察這兩個(gè)關(guān)鍵構建模塊，展示如何應對這些挑戰。

 

 

在許多情況下，高速ADC從模擬域向數字域的過(guò)渡是電子支援系統、電子攻擊系統和電子保護系統的限制因素，在此，系統架構師往往面臨一個(gè)難題。成本和系統尺寸最小化通常是重中之重，但系統設計師還必須在提高瞬時(shí)監視帶寬以最大程度地增加攔截概率的需求，與如何將帶內高功率信號降低系統靈敏度的影響最小化之間找到最佳平衡。這些要求在轉換器設計和將信號內容耦合到轉換器的前端設計方面帶來(lái)了挑戰。即使轉換器本身?yè)碛谐錾男阅?，前端也必須能維持信號質(zhì)量，結果促使設計師不斷超越高速ADC的極限，以提高 性能、降低成本。

 

圖1所示為一個(gè)簡(jiǎn)單的電子戰系統。該系統的主要特性為一個(gè)射頻接收器(用于下變頻和選擇要監視的目標頻帶)、用于轉換模數域數據的ADC以及數字信號處理引擎，該引擎通常是一個(gè)FPGA，配置為探測、確定、分析和管理目標信號的存儲。DRFM和電子攻擊系統也包括一個(gè)采用高速DAC的相應發(fā)射鏈。

 

圖1. 典型電子戰架構信號鏈

 

從歷史上來(lái)看，在增加瞬時(shí)帶寬的同時(shí)維持需要的線(xiàn)性度需要使用多個(gè)重疊接收器或一種交錯式架構。重疊的接收器各自數字化所需帶寬的一部分，并用數字信號處理技術(shù)把來(lái)自各個(gè)通道的數據和可觀(guān)測頻譜重新組合起來(lái)。對于交錯式架構，一般要搭配校準使用，以便最大限度地減小轉換器之間的相差、失調差和增益差。兩種方案的實(shí)現成本都比較高，但數字信號處理往往會(huì )根據實(shí)現需求進(jìn)行定制。

 

ADI的新型RF采樣ADC (如AD9625)為新一代系統提供了解決方案，不但可以提供更大的瞬時(shí)帶寬，同時(shí)還具有更高的線(xiàn)性度，能夠維持所需要的靈敏度水平。AD9625是一款2.5 GSPS、12位ADC，可增進(jìn)高帶寬交流性能，在1 GHz輸入下，其典型寬帶SNR/SFDR分別達到前所未有的57 dB/80 dB。另外，這款ADC還支持確定到達角往往需要的多轉換器同步，集成了數字下變頻器(DDC)以便抽取和觀(guān)測輸出頻譜的較小部分。

 

AD9625能支持超過(guò)3 GHz的小信號模擬帶寬，可為系統設計師提供很大的IF定位靈活性。憑借第一和第二奈奎斯特采樣選項和超過(guò)1 GHz的可用帶寬，設計師可以最大化前端接收器架構的性能，實(shí)現濾波和系統復雜性的最佳平衡。

 

ADI推出了支持并行接口和串行接口(包括JESD204B標準)的器件。這對于眾多電子戰系統的高數據速率和低延遲要求是極其重要的。

 

為了便于快速制作原型和系統開(kāi)發(fā)，AD9625以VITA 42/FPGA夾層卡(FMC)平臺的形式提供(見(jiàn)圖2)。該平臺提供了一些參考設計，可借以了解如何優(yōu)化ADC前方的信號調理以實(shí)現性能優(yōu)化；同時(shí)，平臺還可確保ADC與處理單元之間的數據處理接口擁有充足的帶寬，以便在仍然使用CoT架構的條件下，支持來(lái)自轉換器的實(shí)時(shí)全速率數據傳輸需求。結果打造出一款高效的架構，集成2.5 GSPS ADC COTS解決方案，以最小尺寸提供高速導管。

 

圖2. AD9625 (2500 MSPS、12位FMC板，帶同步支持)。(PN：AD-FMCADC2-EBZ)

 

 

盡管電子攻擊系統、電子支援系統和電子保護系統中的信號都各有特點(diǎn)，但它們都有一個(gè)共同的組件，即數字通道化接收器，也稱(chēng)通道選擇器。通道選擇器把一個(gè)寬帶寬拆分成小帶寬，以便把目標信號與噪聲和干擾信號分開(kāi)，從而在單個(gè)子通道中可靠地檢測到低SNR和時(shí)間敏感信號。多數數字通道化接收器都由一個(gè)濾波器組和快速傅里葉變換(FFT)組成。

 

作為設計工程師，這里面臨的一個(gè)挑戰是，每次設計或升級新的電子戰系統時(shí)，通常都要求開(kāi)發(fā)更加復雜的通道選擇器。這是因為新設計通常會(huì )導致必要的硬件升級，以支持速率更高的轉換器和更高的處理性能，以應對不斷變化的全球威脅。為了加快通道選擇器的開(kāi)發(fā)步伐，降低內部研發(fā)(IRAD)成本，Altera開(kāi)發(fā)了一款超高采樣速率的FFT IP和FIR濾波器IP內核，能夠處理多-GSPS轉換器輸入。這些IP內核可根據多種輸入參數，優(yōu)化您的解決方案，如圖3所示。

 

圖3. Altera超高采樣速率FFT配置

 

圖4通過(guò)一般電子戰系統框圖描述了通道選擇器的作用，在該圖中，先對數字化輸入射頻(RF)寬帶信號進(jìn)行下變頻和數字化處理，然后饋入通道化接收器之中。對各通道的輸出進(jìn)行信號檢測和估算，以便把威脅信號與中立方和友方信號分辨開(kāi)來(lái)。一旦發(fā)現威脅且有數據作為支撐，某些電子戰系統就會(huì )通過(guò)干擾對抗威脅。在此過(guò)程中，接收器可能會(huì )產(chǎn)生各種干擾信號。在敵方發(fā)射機中，這些干擾信號可能表現為陷波白噪聲或再生虛假反射信號(即DRFM)。干擾信號通過(guò)反相通道選擇器，后者的作用是重構寬帶反射信號。反射信號在上變頻回敵方發(fā)射機之后再發(fā)射。

 

圖4. 一般電子戰系統框圖

 

 

項目展示的是ADC接口和通道選擇器功能。一個(gè)信號發(fā)生器產(chǎn)生一個(gè)正弦信號音，作為AD9625的輸入。AD9625 ADC輸出端通過(guò)行業(yè)標準FMC接口連接至Arria-V SoC開(kāi)發(fā)套件。JESD204B標準定義了各種通道配置條件下邏輯器件的數據速率。在本演示中，JESD204B接口配置為使用8通道收發(fā)器模式，如圖5A和圖5B所示。

 

圖5A. AD9625通過(guò)JESD204B接口連接Altera Arria V

 

圖5B. 面向Altera系統在環(huán)的通道選擇器JESD204B輸入和Avalon存儲器圖

 

通過(guò)JESD204B接口接收的樣本饋入通道選擇器IP中，后者配置為用16條輸入線(xiàn)并行接收16個(gè)樣本(圖4中的參數M)。根據FFT點(diǎn)的數量，把一個(gè)全FFT幀分為多個(gè)時(shí)隙。例如，一個(gè)1024點(diǎn)FFT需要1024/16 = 64個(gè)時(shí)隙。濾波器組系數和FFT處理級會(huì )根據時(shí)隙自動(dòng)切換。

 

通道選擇器IP是用DSP高級版生成器(DSPBA)開(kāi)發(fā)的，這是來(lái)自Altera的一款基于模型的設計流工具。借助該工具，信號處理工程師可以在MATLAB/Simulink環(huán)境中設計、評估和驗證其算法。當算法為最優(yōu)時(shí)，DSPBA會(huì )生成可以部署在A(yíng)ltera FPGA上的代碼。

 

通道選擇器輸出存儲在片內存儲器中，并通過(guò)Altera系統在環(huán)(SIL)工具進(jìn)行驗證。SIL用一個(gè)MATLAB API來(lái)觸發(fā)片內寄存器，開(kāi)始記錄，以用于數據可視化。一旦觸發(fā)，則會(huì )對FFT處理執行一次迭代，并把產(chǎn)生的數據存儲到片內SRAM中。MATLAB API通過(guò)Altera Avalon存儲器圖把數據從SRAM提取到MATLAB主機中。上傳到MATLAB之后，則會(huì )在屏幕上繪制樣本圖。

 

IP的集成是在Qsys中完成的。Qsys是Altera推出的一款集成工具，通過(guò)提供集成框架，可以大幅縮短開(kāi)發(fā)流程。運用圖形用戶(hù)界面即可實(shí)現層級式IP重用和互聯(lián)基礎設施。

 

創(chuàng )建一個(gè)Qsys項目，以集成通道選擇器IP和JESD204B IP。除了通道選擇器IP集成以外，項目還集成了控制功能，以支持連接ADC的SPI配置接口。

 

通道選擇器可以通過(guò)MATLAB設置腳本輕松切換為不同的FFT大小。這種靈活性為將來(lái)的升級路徑提供了保障，同時(shí)還有可能在不同系統配置之間實(shí)現設計的重復利用。例如，圖6展示了來(lái)自SIL的4096點(diǎn)FFT輸出。

 

圖6. 4k-FFT通道選擇器通過(guò)SIL的輸出圖示例

 

 

通過(guò)新一代高速轉換器打造的解決方案可以提供更高的瞬時(shí)帶寬而不犧牲系統靈敏度，同時(shí)還能在頻率規劃方面提供更大的靈活性，或者消除前端RF帶上的下混頻級的必要性。然而，在1 GHz范圍內實(shí)現帶寬數據分析可能對高性能系統的設計造成挑戰。

 

為了解決這個(gè)問(wèn)題，可以利用通道選擇器來(lái)分析這些寬帶寬同時(shí)維持高性能。這些新型GSPS RF ADC加上新型可配置通道選擇器IP內核為新一代系統設計師提供了一種更快的解決方案，可以很好地適應不斷變化的電子戰環(huán)境。

 

本文轉載自亞德諾半導體。