【導讀】在高速PCB電路設計過(guò)程中，經(jīng)常會(huì )遇到信號完整性問(wèn)題，導致信號傳輸質(zhì)量不佳甚至出錯。那么如何區分高速信號和普通信號呢？很多人覺(jué)得信號頻率高的就是高速信號，實(shí)則不然。任何信號都可以由正弦信號的N次諧波來(lái)表示，而信號的最高頻率或者信號帶寬才是衡量信號是否是高速信號的標準。
1、隔離
一塊PCB板上的元器件有各種各樣的邊值(edge rates)和各種噪聲差異。對改善SI最直接的方式就是依據器件的邊值和靈敏度，通過(guò)PCB板上元器件的物理隔離來(lái)實(shí)現。
圖1是一個(gè)實(shí)例。在例子中，供電電源、數字I/O端口和高速邏輯這些對時(shí)鐘和數據轉換電路的高危險電路將被特別考慮。
第一個(gè)布局中放置時(shí)鐘和數據轉換器在相鄰于噪聲器件的附近。噪聲將會(huì )耦合到敏感電路及降低他們的性能。第二個(gè)布局做了有效的電路隔離將有利于系統設計的信號完整性。
2、阻抗、反射及終端匹配
阻抗控制和終端匹配是高速電路設計中的基本問(wèn)題。通常每個(gè)電路設計中射頻電路均被認為是最重要的部分，然而一些比射頻更高頻率的數字電路設計反而忽視了阻抗和終端匹配。
由于阻抗失配產(chǎn)生的幾種對數字電路致命的影響，參見(jiàn)下圖：
a.數字信號將會(huì )在接收設備輸入端和發(fā)射設備的輸出端間造成反射。反射信號被彈回并且沿著(zhù)線(xiàn)的兩端傳播直到最后被完全吸收。
b.反射信號造成信號在通過(guò)傳輸線(xiàn)的響鈴效應，響鈴將影響電壓和信號時(shí)延和信號的完全惡化。
c.失配信號路徑可能導致信號對環(huán)境的輻射。
由阻抗不匹配引起的問(wèn)題可以通過(guò)終端電阻降到最小。終端電阻通常是在靠近接收端的信號線(xiàn)上放置一到兩個(gè)分立器件，簡(jiǎn)單的做法就是串接小的電阻。
終端電阻限制了信號上升時(shí)間及吸收了部分反射的能量。值得注意的是利用阻抗匹配并不能完全消除破壞性因素。然而認真的選用合適的器件，終端阻抗可以很有效的控制信號的完整性。
并不是所有的信號線(xiàn)都需要阻抗控制，在一些諸如緊湊型 PCI 規格要求中的特征阻抗和終端阻抗特性。對于別的沒(méi)有阻抗控制規范要求的其他標準以及設計者并沒(méi)有特意關(guān)注的。
最終的標準可能發(fā)生變化從一個(gè)應用到另一個(gè)應用中。因此需要考慮信號線(xiàn)的長(cháng)度(相關(guān)與延遲 Td)以及信號上升時(shí)間(Tr)。通用的對阻抗控制規則是 Td(延遲)應大于 Tr 的 1/6。
3、內電層及內電層分割
在電流環(huán)路設計中會(huì )被數字電路設計者忽視的因素，包括對單端信號在兩個(gè)門(mén)電路間傳送的考慮(圖2)。從門(mén) A 流向門(mén) B 的電流環(huán)路，然后再從地平面返回到門(mén) A。
圖2 門(mén)電路電流環(huán)路
門(mén)電路電流環(huán)路中存在兩個(gè)潛在的問(wèn)題：
a、 A 和 B 兩點(diǎn)間地平面需要被連接通過(guò)一個(gè)低阻抗的通路
如果地平面間連接了較大的阻抗，在地平面引腳間將會(huì )出現電壓倒灌。這就必將會(huì )導致所有器件的信號幅值的失真并且疊加輸入噪聲。
b、 電流回流環(huán)的面積應盡可能的小
環(huán)路好比天線(xiàn)。通常說(shuō)話(huà)，一種更大環(huán)路面積將會(huì )增大了環(huán)路輻射和傳導的機會(huì )。每一個(gè)電路設計者都希望回流電流都可直接沿著(zhù)信號線(xiàn)，這樣就最小的環(huán)路面積。
用大面積接地可以同時(shí)解決以上兩個(gè)問(wèn)題。大面積接地可以提供所有接地點(diǎn)間小的阻抗，同時(shí)允許返回電流盡量直接沿著(zhù)信號線(xiàn)返回。
在 PCB 設計中一個(gè)常見(jiàn)的錯誤是在層間打過(guò)孔和開(kāi)槽。圖3顯示了當一條信號線(xiàn)在一個(gè)開(kāi)過(guò)槽的不同層上的電流流向?；芈冯娏鲗⒈黄壤@過(guò)開(kāi)槽，這就必然會(huì )產(chǎn)生一個(gè)大的環(huán)流回路。
圖3 PCB層間回路電流流向
通常而言，在地電源平面上是不可以開(kāi)槽的。然而，在一些不可避免要開(kāi)槽的場(chǎng)合，PCB 設計者必須首先確定在開(kāi)槽的區域沒(méi)有信號回路經(jīng)過(guò)。
同樣的規則也適用于混合信號電路 PCB 板中除非用到多個(gè)地層。特別是在高性能ADC電路中可以利用分離模擬信號、數字信號及時(shí)鐘電路的地層有效的減少信號間的干擾。
需要再次強調的，在一些不可避免要開(kāi)槽的場(chǎng)合，PCB 設計者必須首先確定在開(kāi)槽的區域沒(méi)有信號回路經(jīng)過(guò)。在帶有一個(gè)鏡像差異的電源層中也應注意層間區域的面積(圖4)。
在板卡的邊緣存在電源平面層對地平面層的輻射效應。從邊沿泄漏的電磁能量將破壞臨近的板卡。見(jiàn)下圖4a。適當的減少電源平面層的面積(圖4 b)，以至于地平面層在一定的區域內交疊。這將減少電磁泄漏對鄰近板卡的影響。
圖4 地電層的輻射效應
4、串擾
在PCB設計中，串擾問(wèn)題是另一個(gè)值得關(guān)注的問(wèn)題。下圖中顯示出在一個(gè)PCB中相鄰的三對并排信號線(xiàn)間的串擾區域及關(guān)聯(lián)的電磁區。當信號線(xiàn)間的間隔太小時(shí)，信號線(xiàn)間的電磁區將相互影響，從而導致信號的變化就是串擾。
串擾可以通過(guò)增加信號線(xiàn)間距解決。然而，PCB 設計者通常受制于日益緊縮的布線(xiàn)空間和狹窄的信號線(xiàn)間距;由于在設計中沒(méi)有更多的選擇，從而不可避免的在設計中引入一些串擾問(wèn)題。顯然，PCB 設計者需要一定的管理串擾問(wèn)題的能力。
通常業(yè)界認可的規則是 3W 規則，即相鄰信號線(xiàn)間距至少應為信號線(xiàn)寬度的 3 倍。但是，實(shí)際工程應用中可接受的信號線(xiàn)間距依賴(lài)于實(shí)際的應用、工作環(huán)境及設計冗余等因素。
信號線(xiàn)間距從一種情況轉變成另一種以及每次的計算。因此，當串擾問(wèn)題不可避免時(shí)，就應該對串擾定量化。這都可以通過(guò)計算機仿真技術(shù)表示。利用仿真器， 設計者可以決定信號完整性效果和評估系統的串擾影響效果。
5、電源去耦
電源去耦是數字電路設計中慣例，退耦有助于減少電源線(xiàn)上噪聲問(wèn)題。迭加在電源上的高頻噪聲將會(huì )對相鄰的數字設備都會(huì )帶來(lái)問(wèn)題。典型的噪聲于地彈、信號輻射或者數字器件自身。
最簡(jiǎn)單的解決電源噪聲方式是利用電容對地上的高頻噪聲去耦。理想的退耦電容為高頻噪聲提供了一條對地的低阻通路，從而清除了電源噪聲。
依據實(shí)際應用選擇去耦電容，大多數的設計者會(huì )選擇表貼電容在盡可能靠近電源引腳，而容值應大到足夠為可預見(jiàn)的電源噪聲提供一條低阻對地通路。
采用退耦電容通常會(huì )遇到的問(wèn)題是不能將退耦電容簡(jiǎn)單的當成電容。有以下幾種情況：
a、 電容的封裝會(huì )導致寄生電感;
b、 電容會(huì )帶來(lái)一些等效電阻;
c、 在電源引腳和退耦電容間的導線(xiàn)會(huì )帶來(lái)一些等效電感;
d、 在地引腳和地平面間的導線(xiàn)會(huì )帶來(lái)一些等效電感;
由此而引發(fā)的效應：
a、 電容將會(huì )對特定的頻率引發(fā)共振效應和由其產(chǎn)生的網(wǎng)絡(luò )阻抗對相鄰頻段的信號造成更大的影響;
b、 等效電阻(ESR)還將影響對高速噪聲退耦所形成的低阻通路;
圖5 現實(shí)中的去耦
以下總結了由此對一個(gè)數字設計者產(chǎn)生的效應：
a、 從器件上 Vcc 和 GND 引腳引出的引線(xiàn)需要被當作小的電感。因此建議在設計中盡可能使 Vcc 和 GND 的引線(xiàn)短而粗。
b、 選擇低 ESR 效應的電容，這有助于提高對電源的退耦;
c、 選擇小封裝電容器件將會(huì )減少封裝電感。改換更小封裝的器件將導致溫度特性的變化。
因此在選擇一個(gè)小封裝電容后，需要調整設計中器件的布局。在設計中，用 Y5V 型號的電容替換 X7R 型號的電容器件，可保證更小的封裝和更低的等效電感，但同時(shí)也會(huì )為保證高的溫度特性花費更多的器件成本。
在設計中還應考慮用大容量電容對低頻噪聲的退耦。采用分離的電解電容和鉭電容可以很好的提高器件的性?xún)r(jià)比。
