【導讀】"時(shí)間至關(guān)重要"——這個(gè)古老的慣用語(yǔ)可以應用于任何領(lǐng)域，但當應用于現實(shí)世界信號的采樣時(shí)，它是我們工程學(xué)科的支柱。當嘗試降低功耗、實(shí)現時(shí)序目標并滿(mǎn)足性能要求時(shí)，必須考慮測量信號鏈選擇何種ADC架構類(lèi)型：∑-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構，系統設計人員便可創(chuàng )建所需的電路以獲得必要的系統性能。此時(shí)，設計人員需要考慮其低功耗精密信號鏈的最重要時(shí)序因素。
"時(shí)間至關(guān)重要"——這個(gè)古老的慣用語(yǔ)可以應用于任何領(lǐng)域，但當應用于現實(shí)世界信號的采樣時(shí)，它是我們工程學(xué)科的支柱。當嘗試降低功耗、實(shí)現時(shí)序目標并滿(mǎn)足性能要求時(shí)，必須考慮測量信號鏈選擇何種ADC架構類(lèi)型：∑-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構，系統設計人員便可創(chuàng )建所需的電路以獲得必要的系統性能。此時(shí)，設計人員需要考慮其低功耗精密信號鏈的最重要時(shí)序因素。
圖1. 信號鏈時(shí)序考量
需要高速度：低功耗信號鏈選擇SAR型還是∑-Δ型？
過(guò)去，當探索低功耗系統時(shí)，設計人員會(huì )選擇∑-Δ ADC來(lái)實(shí)現對緩慢移動(dòng)信號的較高精度測量。SAR被認為更適用于需要轉換較多通道的高速測量，但新型SAR（如 AD4630-24 ）正在進(jìn)入傳統上使用∑-Δ ADC的高精度領(lǐng)域，因此以上說(shuō)法并不是硬性規定。關(guān)于A(yíng)DC架構的實(shí)際例子，我們來(lái)看兩款低功耗產(chǎn)品并考慮與ADC信號鏈架構相關(guān)的時(shí)序：AD4130-8 ∑-Δ ADC和 AD4696 SAR ADC，如表1所示。
表1. 超低功耗ADC
SAR轉換器對輸入進(jìn)行采樣，在已知時(shí)間點(diǎn)捕獲信號電平。初始采樣（和保持）階段之后是轉換階段。獲取結果所需的時(shí)間很大程度上取決于采樣頻率。
不同技術(shù)獲取轉換結果的方式有所不同，SAR產(chǎn)品文檔使用的概念是采樣頻率(fSAMPLE)，而∑-Δ產(chǎn)品的數據手冊使用輸出數據速率(ODR)。當相對于時(shí)間詳細討論這些架構時(shí)，我們會(huì )引導讀者區分二者。
圖2. SAR (?SAMPLE)與∑-Δ (ODR)的比較
如果選擇的ADC是∑-Δ型而非SAR型，則需要考慮一組特定的時(shí)序因素。查看信號鏈時(shí)，需要探索的主要方面是模擬前端時(shí)序、ADC時(shí)序和數字接口時(shí)序，如圖1所示。
我們將分別探討這三個(gè)模塊，從模擬前端(AFE)開(kāi)始。AFE可能因設計類(lèi)型而異，但有一些共同方面適用于大多數電路。
圖3. AFE ∑-Δ時(shí)序考量
此器件的AFE包括一個(gè)片內PGA，其使模擬輸入電流最小化，從而無(wú)需外部放大器來(lái)驅動(dòng)輸入。過(guò)采樣之后的數字濾波器確保帶寬主要由數字濾波器控制。AD4130-8提供多個(gè)片內sinc3和sinc4濾波器，另外還有用于抑制50 Hz和60 Hz噪聲的濾波器。sinc3和sinc4數字濾波器需要外部抗混疊濾波器作為補充。該抗混疊濾波器的作用是限制輸入信號的帶寬量。這是為了確保噪聲（例如變化率為調制器頻率fMOD的噪聲）不會(huì )混疊到通帶和轉換結果中。
圖4. AD4130 ∑-Δ簡(jiǎn)化系統模塊
圖5. 外部和內部組合濾波的仿真
抗混疊濾波器
可以使用更高階的抗混疊濾波器，但通常使用一階、單極點(diǎn)、低通濾波器來(lái)滿(mǎn)足要求。濾波器基于對目標信號的采樣進(jìn)行設計，式1決定濾波器的3 dB帶寬：
根據此電容上可以看到的最大電壓階躍確定電路充電所需的時(shí)間非常重要。
圖6. 一階低通抗混疊濾波器
電容上的電壓將隨時(shí)間變化，變化率為
VC = 某個(gè)時(shí)間點(diǎn)電容兩端的電壓，t = 時(shí)間
圖7. 響應1 V滿(mǎn)量程階躍變化的一階低通濾波器建立時(shí)間
圖7顯示，經(jīng)過(guò)4個(gè)時(shí)間常數(
