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繼續來(lái)找茬——DDR2設計案例分享(連載2)

發(fā)布時(shí)間:2015-08-07 來(lái)源:周偉 一博科技 責任編輯:sherry

【導讀】大家如果心細的話(huà)應該會(huì )留意到本期文章的題目,串擾案例分解,已經(jīng)可以揭示上期問(wèn)題的答案了,主要是串擾在作怪,原來(lái)如此,是不是恍然大悟?
 
繼續來(lái)找茬——DDR2設計案例分享(連載1)
http://www.zzmyjiv.cn/gptech-art/80029463
大家來(lái)找茬——任性的DDR2設計(下)
http://www.zzmyjiv.cn/cp-art/80029257
大家來(lái)找茬——任性的DDR2設計(上)
http://www.zzmyjiv.cn/sensor-art/80029217
 
從截圖可以看到,本設計的問(wèn)題主要有3點(diǎn):
 
1、疊層設計不合理,信號與信號之間的間距比信號到參考的間距還??;
 
2、雙內層走線(xiàn)沒(méi)有避免平行走線(xiàn)的問(wèn)題,而且能避開(kāi)的區域也沒(méi)有意識去避開(kāi),以上兩點(diǎn)造成的直接影響就是串擾很大;
 
3、板子本身比較厚,這樣靠近表層的信號勢必Stub很長(cháng),影響阻抗及回損。
 
解決該串擾最直接有效的方法是優(yōu)化疊層,尤其是這種過(guò)多個(gè)連接器的背板設計。
 
要想完全消除串擾影響,最好就是加參考層,能一層信號一層參考是最好不過(guò)的,這也是多數背板的疊層設計方案,當然,成本會(huì )有一定的增加。優(yōu)化后的疊層如下圖一所示。
 優(yōu)化后的疊層
圖一  優(yōu)化后的疊層
 
上面的解釋用仿真其實(shí)也是可以驗證的。
 
另外對過(guò)孔也進(jìn)行一定的背鉆等優(yōu)化處理,分別提取優(yōu)化前后單對通道(不考慮串擾)和多對通道的模型(考慮串擾),然后進(jìn)行通道無(wú)源及有源眼圖仿真,單通道的仿真結果對比如下圖二和圖三所示。
優(yōu)化前后通道插損對比
圖二  優(yōu)化前后通道插損對比
優(yōu)化前后通道眼圖對比
圖三  優(yōu)化前后通道眼圖對比
 
從以上單通道的仿真也可以說(shuō)明,優(yōu)化前雖然性能會(huì )差一點(diǎn),但如果不考慮串擾的話(huà)單通道眼圖還是滿(mǎn)足要求的,這也可以解釋插幾個(gè)槽位還是可以工作的。我們再來(lái)仿真下考慮串擾的情況,仿真對比如下圖四所示。 
優(yōu)化前后考慮串擾的眼圖對比
優(yōu)化前后考慮串擾的眼圖對比
圖四  優(yōu)化前后考慮串擾的眼圖對比
 
從圖四可以看出,一旦考慮串擾,也就是多個(gè)插槽同時(shí)工作的時(shí)候,原始設計的背板因為串擾的原因眼圖已經(jīng)不滿(mǎn)足要求了,而經(jīng)過(guò)優(yōu)化后即使考慮串擾,也就是多個(gè)插槽同時(shí)工作都不會(huì )對眼圖有太大的影響,眼圖照樣滿(mǎn)足要求,也就是系統照樣正常工作。
 
 經(jīng)過(guò)后期的實(shí)際測試,此背板問(wèn)題最終得到了解決。
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