1 引言

 

電磁兼容性(Electromagnetic Compatibility，EMC)是指“一種器件、設備或系統的性能，它可以使其在自身環(huán)境下正常工作并且不會(huì )對此環(huán)境中任何其他設備產(chǎn)生強烈電磁干擾(IEEEC 63.12-1987)”。對于無(wú)線(xiàn)接收設備來(lái)說(shuō)，采用非連續頻譜可部分實(shí)現EMC性能，但很多例子也表明EMC并不是總能做到。例如在電腦和測試設備之間、打印機和臺式電腦間、蜂窩電話(huà)和醫療儀器之間等都具有高頻干擾，我們把這種干擾稱(chēng)為電磁干擾(Elec-tromagnetic Interference,EMI)。電磁干擾是指那些不希望產(chǎn)生的、影響器件或系統正常工作的雜波信號。

 

所有電器和電子設備工作時(shí)都會(huì )有間歇或連續性的電壓或電流變化，有時(shí)變化速率還相當快，這樣

會(huì )導致在不同頻率內或頻帶間產(chǎn)生電磁能量，而相應的電路則會(huì )將這種能量發(fā)射到周?chē)沫h(huán)境中。

 

EMI有兩條途徑離開(kāi)或進(jìn)入一個(gè)電路:輻射和傳導。信號輻射是通過(guò)外殼的縫、槽、開(kāi)孔或其他缺口泄漏出去；傳導則通過(guò)耦合到電源、信號和控制線(xiàn)上離開(kāi)外殼，在開(kāi)放的空間中自由輻射，從而產(chǎn)生干擾。

 

形成EMI必須具備三個(gè)基本要素：

 

(1)傳導或輻射的電磁干擾源；

 

(2)耦合路徑；

 

(3)敏感部件(設備)。

 

例如在印制電路板(Printed Circuit Board，PCB)中，電磁干擾源于頻率發(fā)生電路、塑料封裝元件等的電磁輻射、地線(xiàn)反彈噪聲、過(guò)長(cháng)傳輸線(xiàn)及電纜互聯(lián)等；耦合路徑為能夠傳輸射頻(Radio Frequen-cy,RF)能量的介質(zhì)；如自由空間或金屬互聯(lián)等；敏感部件指能夠接收RF干擾信號的器件。

 

 

根據電磁場(chǎng)的基本理論，當外部傳輸線(xiàn)或PCB印制線(xiàn)中存在有RF電流時(shí)，電流從電流源流到負載后，必須通過(guò)返回路徑返回到電流源，這樣形成了閉合電流環(huán)路，便會(huì )產(chǎn)生磁場(chǎng)，該磁場(chǎng)同時(shí)又會(huì )產(chǎn)生一個(gè)輻射電場(chǎng)。這樣,通過(guò)電磁場(chǎng)的交互作用實(shí)現了RF能量的產(chǎn)生與傳播。因為PCB印制線(xiàn)與RF電流返回路徑間存在有一定的物理距離，磁場(chǎng)與返回結構間的磁通耦合將只能接近而不能達到100%，這種一定量的未被耦合到返回結構的殘余RF電流是PCB中引起電磁干擾的主要原因，如圖1所示。

 

 

印制電路板中的電磁干擾問(wèn)題包括公共阻抗耦合和串擾，高頻載流導線(xiàn)產(chǎn)生的輻射，印制線(xiàn)條對高頻輻射的感應等。其中以高頻輻射問(wèn)題最為嚴重，這是因為電源線(xiàn)、接地線(xiàn)及信號線(xiàn)的阻抗會(huì )隨著(zhù)頻率的增高而增大，故較易通過(guò)公共阻抗耦合產(chǎn)生干擾，同時(shí)頻率增高使得線(xiàn)路間寄生電容的容抗減小，因而串擾更易發(fā)生。當模擬電路和數字電路在同一塊印制電路板上混裝時(shí)，若電源與地線(xiàn)共用，則可能產(chǎn)生嚴重的公共阻抗耦合問(wèn)題，在地線(xiàn)回路中產(chǎn)生的干擾電壓，嚴重時(shí)可能高于接在公共回路中的模擬和數字電路的噪音容限，而造成設備工作的不穩定。

 

 

3.1  合理布局與布線(xiàn)

 

在設備內部，布局或布線(xiàn)不當是造成干擾的首要原因，大多數的干擾是發(fā)生在模擬數字混排的布局網(wǎng)或布線(xiàn)不當的印制線(xiàn)之間。所以正確的布局和布線(xiàn)是設備可靠運行的基本保證之一。線(xiàn)間耦合不外乎是低頻磁場(chǎng)的電感耦合和高電壓下的電容耦合，線(xiàn)間距離越近，則線(xiàn)間的互感和靜電容就越大。對于磁場(chǎng)耦合來(lái)說(shuō)，兩電路間的耦合情況與干擾信號的頻率、線(xiàn)路上流動(dòng)的電流、線(xiàn)路間的距離、線(xiàn)路和地間的距離、耦合路徑的長(cháng)度以及屏蔽層的接地方式有關(guān)。對電容耦合來(lái)說(shuō),電路間的耦合情況同樣也與干擾信號的頻率、線(xiàn)間距離、屏蔽情況、線(xiàn)路上的電壓高低等因素有關(guān)。因此，合理布局和布線(xiàn)是PCB的EMC設計的關(guān)鍵，下面提出具體的設計方案。

 

當高速、中速和低速數字電路混用時(shí)，在印制板上要給它們分配不同的布局區域。對低電平模擬電路和數字邏輯電路要盡可能地分離。因為這種布局可以使高頻電流在印制板上的走線(xiàn)路徑變短，有助于降低線(xiàn)路板內部的串擾、公共阻抗耦合和輻射發(fā)射。元器件的布局首先要考慮的一個(gè)因素就是電性能，把連線(xiàn)關(guān)系密切的元器件盡量放在一起，高速線(xiàn)走線(xiàn)盡可能短。功率信號和小信號器件要分開(kāi)，這樣可減少組件之間的電磁干擾。

 

信號線(xiàn)上的傳輸時(shí)間對總的系統速度影響很大，特別是對高速的發(fā)射極耦合邏輯(Emitter-Cou-pled Logic，ECL)電路，雖然集成電路塊本身速度很高，但由于在底板上用普通的互連線(xiàn)(每30cm線(xiàn)長(cháng)約有2ns的延遲量)帶來(lái)延遲時(shí)間的增加，可使系統速度大為降低,并可能導致同步時(shí)序錯誤。所以在系統布局時(shí)最好將同步工作部件放在同一塊插件板上，因為到不同插件板上的時(shí)鐘信號的傳輸延遲時(shí)間不相等，可能使移位寄存器產(chǎn)生錯誤邏輯；若不能放在一塊板上，也要盡可能保證公共時(shí)鐘源連到各插件板的時(shí)鐘線(xiàn)的長(cháng)度相等。

 

較好的印制電路板布線(xiàn)方案是讓模擬和數字電路分別擁有自己的電源和地線(xiàn)通路，這樣干擾電壓就不會(huì )出現在電路的輸入端上。在可能的情況下加寬電路的電源與地線(xiàn)，以減小電源與地線(xiàn)回路的阻抗，減小任何可能在電源與地線(xiàn)回路中的干擾電壓。

 

進(jìn)行多層印制板設計時(shí)，首先要考慮的是帶寬。數字電路的EMC設計中要考慮的是數字脈沖的上升沿和下降沿所決定的頻帶寬而不是數字脈沖的重復頻率。矩形的周期數字脈沖的傅立葉展開(kāi)見(jiàn)公式(1)。

 

式中：是數字脈沖寬度，是數字脈沖的上升時(shí)間，T是數字信號的重復周期，A是信號幅值。根據這個(gè)結果可以把方形數字信號的印制板設計帶寬定為，通常要考慮這個(gè)帶寬的10倍頻。所以在選擇邏輯器件時(shí)，要選上升時(shí)間比5ns長(cháng)的器件，不要選擇比電路要求時(shí)序快的邏輯器件。而對于速度較快的邏輯電路，特別是超高速ECL集成電路來(lái)說(shuō)，因其邊沿速度增快，故走線(xiàn)的長(cháng)度必須大大縮短以保持信號完整性。

 

根據克?；舴蚨?，任何時(shí)域信號由源到負載的傳輸都必須構成一個(gè)完整的回路，一個(gè)頻域信號由源到負載的傳輸都必須有一個(gè)最低阻抗的路徑。如果高頻輻射電流不是經(jīng)由設計中的回路到達目的負載，就一定是通過(guò)某個(gè)客觀(guān)存在電回路到達的，這一非正?；芈分械囊恍┢骷蜁?huì )遭受電磁干擾。在數字電路設計中，不能忽略的是存在于器件、導線(xiàn)、印制線(xiàn)和插頭上的寄生電感、電容和導納。為此有以下幾條布線(xiàn)的共同原則：

 

(1)所有平行信號線(xiàn)之間要盡量留有較大的間隔，以減少串擾。如果有兩條相距較近的信號線(xiàn)，最好在兩線(xiàn)之間走一條接地線(xiàn)，可以起到屏蔽作用。設計信號傳輸線(xiàn)時(shí)要避免急拐彎，以防傳輸線(xiàn)特性阻抗的突變而產(chǎn)生反射和振鈴，要盡量設計成具有一定尺寸的均勻的圓弧線(xiàn)。

 

(2)印制板上若裝有大電流器件，如繼電器、指示燈、喇叭等，它們的地線(xiàn)最好單獨走線(xiàn)，以減少地線(xiàn)上的噪聲，這些大電流器件的地線(xiàn)應連到插件板或背板上的獨立的地總線(xiàn)上去。如果板上有小信號放大器，則放大前的弱信號線(xiàn)要遠離強信號線(xiàn)，而且走線(xiàn)要盡可能短，如有可能還要用地線(xiàn)對其進(jìn)行屏蔽。時(shí)鐘電路和高頻電路是主要的干擾源和輻射源，要單獨安排并遠離敏感電路。

 

(3)電源平面應靠近接地平面，并且安排在接地平面之下。這樣可以利用兩金屬平板間的電容作電源的平滑電容，同時(shí)接地平面還對電源平面上分布的輻射電流起到屏蔽作用。

 

(4)把數字電路和模擬電路分開(kāi)，有條件時(shí)將數字電路和模擬電路安排在不同層內。如果一定要安排在同一層，可采用開(kāi)溝、加接地線(xiàn)條、分隔等方法補救，保證模擬和數字電路的相對獨立性。低速、中

速、高速邏輯電路應分區布設。

 

(5)要特別注意電流流過(guò)電路中的導線(xiàn)環(huán)路尺寸，因為這些回路就相當于正在工作中的小天線(xiàn)，隨時(shí)隨地向空間進(jìn)行輻射。特別是要注意時(shí)鐘部分的走線(xiàn)，因為這部分是整個(gè)電路中工作頻率最高的，晶振要盡量靠近集成電路(IC)，且布線(xiàn)要較粗，晶振外殼要接地。

 

3.2  接地設計

 

印制板接地方案是印制板EMC設計的另一個(gè)基本的重要問(wèn)題。RF電流從負載返回電流源途中必須流經(jīng)一個(gè)零電位參考結構，一般為地線(xiàn)或接地層，這種返回電流途經(jīng)的電位恒定的平面路徑通常稱(chēng)為參考平面。參考平面的布置有利于多層PCB的磁通消除，但被分割的平面由于形成電流環(huán)路，不能做為優(yōu)化的返回平面去除RF電流。為了利用參考平面實(shí)現磁通消除的目的，必須使較大的頻譜能量流經(jīng)的網(wǎng)絡(luò )緊鄰實(shí)際RF返回平面，最好是零電位層。接地層最好在電源層之上，因為各種邏輯器件的上拉/下拉電流比例可能很不對稱(chēng)。其信號磁通相位的移動(dòng)、較大的線(xiàn)感抗、較差的阻抗控制和噪聲不穩定性等使這些開(kāi)關(guān)器件可能不能形成優(yōu)化的磁通消除條件，所以建立接地平面可以充分分流開(kāi)關(guān)電流。

 

建立分布參數的概念，高于一定頻率時(shí)，任何金屬導線(xiàn)都要看成是由電阻、電感構成的器件。所以接地引線(xiàn)具有一定的阻抗并且構成電氣回路，不管是采用單點(diǎn)接地還是多點(diǎn)接地，都必須構成低阻抗回路進(jìn)入真正的大地或機架。

 

接地電流流經(jīng)接地線(xiàn)時(shí)，會(huì )產(chǎn)生傳輸線(xiàn)效應和天線(xiàn)效應。當線(xiàn)條長(cháng)度為1/4波長(cháng)時(shí)，可以表現出很高的阻抗，接地線(xiàn)實(shí)際上是開(kāi)路的，接地線(xiàn)反而成為向外輻射的天線(xiàn)，最后接地板上充滿(mǎn)高頻電流和干擾場(chǎng)形成的渦流。因此在接地點(diǎn)之間構成許多回路，這些回路的直徑(或接地點(diǎn)間距)應小于最高頻率波長(cháng)的1/20?？蓪l(fā)射干擾較少的電路放置到離地點(diǎn)最遠處，將發(fā)射干擾較多的電路放置離匯流地點(diǎn)最近的地方，這樣可通過(guò)限制噪聲電路回線(xiàn)阻抗限制公共阻抗的耦合。

 

3.3  電容的設計

 

電容在PCB設計中有多種功能，如減少地線(xiàn)反彈噪聲、分流功能區域以及消除電路中共模和差模RF電路等。電容可分為去耦電容、旁路電容和容納電容三類(lèi)。去耦電容能有效消除由高頻開(kāi)關(guān)部件產(chǎn)生的RF能量，為部件提供局部的低阻抗直流電壓源，有利于減少通過(guò)PCB傳送的電流脈沖峰值。旁路電容能消除高頻輻射噪聲，該噪聲會(huì )限制電路帶寬產(chǎn)主共模干擾。容納電容是用來(lái)解決開(kāi)關(guān)器件工作時(shí)電源電壓會(huì )產(chǎn)生突降的問(wèn)題。

 

去耦電容可有效抑制電源分布系統的雜波信號。開(kāi)關(guān)邏輯器件必須使用去耦電容，因為邏輯器件產(chǎn)生的開(kāi)關(guān)能量脈沖會(huì )注入電源分布系統中，會(huì )通過(guò)共模和差模雜波信號的形式傳輸到其他邏輯電路或子區域中。設計中需計算去耦電容值以抑制所有的主要時(shí)鐘諧波。電容的自諧振頻率應高于所有需要抑制的時(shí)鐘諧波頻率，因為當需抑制的頻率超過(guò)電容自諧頻率時(shí)，電容就變成為感性器件從而失去其去耦功能。一些標準電容的自諧頻率參見(jiàn)表1。

 

表1 電容器的自諧振頻率

 

去耦電容的電容量按公式(2)計算。

 

 

式中$I為瞬變電流，$V為邏輯器件工作允許的電源電壓值的變化，$t為開(kāi)關(guān)時(shí)間。

旁路電容可以轉移輸入/輸出(I/O)電纜中的共模電流。

 

旁路電容一般是通過(guò)建立與機殼接地的短路將屏蔽電纜中的RF共模電流安全轉移的電容(RF電流是交流電流)。旁路電容必須布置在附于PCB板上的I/O互連區。如果電纜沒(méi)有固定在機殼上，就需要采用旁路電容去除屏蔽電纜中的共模電流，以免這種共模電流輻射到自由空間或干擾機殼接地。應使用最短的器件接腳并應考慮適當的帶寬濾波和靜電放電(Electrostatic Discharge，ESD)保護功能。

 

在電源引線(xiàn)比較長(cháng)時(shí)，瞬變電流引起較大的壓降，就要加容納電容以便維持器件要求的電壓值。

 

3.4  邏輯電路的使用

 

當邏輯門(mén)電路輸入條件變化、電路發(fā)生逆轉的瞬間，會(huì )在門(mén)電路的電源和地之間出現一個(gè)非常短暫的低阻抗連接，產(chǎn)生非常短暫的電流峰。電流峰的持續時(shí)間與電路的開(kāi)關(guān)時(shí)間大體相等。常見(jiàn)電路的開(kāi)關(guān)時(shí)間與峰值見(jiàn)表2。

 

表2 常見(jiàn)電路的開(kāi)關(guān)時(shí)間與峰值

 

注：

 

CMOS——互補型金屬-氧化物-半導體集成電路(Comple-mentary Metal-Oxide-Semiconductor)；

 

TTL——晶體管邏輯電路(Transistor-Transistor Logic)；

 

HCMOS——高密度互補型金屬-氧化物-半導體集成電路；

 

LSTTL——低功耗肖特基系列晶體管邏輯電路；

 

STTL——肖特基系列。

 

通常細長(cháng)的印刷導線(xiàn)的分布電感為15LH/cm，對2cm長(cháng)的印刷導線(xiàn)因門(mén)電路邏輯狀態(tài)變化在電源線(xiàn)(或地線(xiàn))中造成的電壓變化：

 

 

可以看出，高速電路工作時(shí)產(chǎn)生的電源線(xiàn)或地線(xiàn)干擾要明顯大于低速電路，故從抗干擾和穩定運行的角度看，能不用高速邏輯電路的地方就不要用高速邏輯電路。

 

有兩種方法能使高速電路在相對長(cháng)的線(xiàn)上工作而無(wú)嚴重的波形失真，對晶體管邏輯電路(Tran-sistor-Transistor Logic，TTL)快速下降邊沿采用肖特基二極管箝位方法，使過(guò)沖量被箝制在比地電位低一個(gè)二極管壓降的電平上，這就減少了后面的反沖幅度。對異質(zhì)結構互補型晶體管(Heterostruc-ture-Coupled Transistor，HCT)系列的器件，若采用肖特基二極管箝位和串聯(lián)電阻端接方法相結合，其改善的效果將會(huì )更加明顯。當沿信號線(xiàn)有扇出時(shí)，在較高的位速率和較快的邊沿速率下，上述介紹的TTL整形方法有些不足，因為線(xiàn)中存在著(zhù)反射波，它們在高位速率下將趨于合成，從而引起信號嚴重失真和抗干擾能力降低。為了解決反射問(wèn)題,在ECL系統中通常使用另外一種方法：線(xiàn)阻抗匹配法。線(xiàn)阻抗匹配法是指使用傳輸線(xiàn)或在線(xiàn)上加匹配電阻，達到能預測連線(xiàn)時(shí)延和通過(guò)阻抗匹配來(lái)控制反射和振蕩目的的方法。線(xiàn)路中是否加匹配電阻要視傳輸線(xiàn)的長(cháng)度來(lái)定，對高速電路，在傳輸線(xiàn)達到20～25cm時(shí)就要考慮加匹配電阻。匹配電阻的實(shí)施有2種模式：

 

(1)在一條線(xiàn)的接收端用一個(gè)與線(xiàn)特性阻抗相等的電阻端接，則稱(chēng)該傳輸線(xiàn)為并聯(lián)端接線(xiàn)。它主要是為了獲得最好的電性能、驅動(dòng)分布負載而采用的。如圖2所示。

 

(2)在驅動(dòng)器和傳輸線(xiàn)之間串接一個(gè)電阻，而線(xiàn)的終端不再接端接電阻，這種端接方法稱(chēng)之為串聯(lián)端接。較長(cháng)線(xiàn)上的過(guò)沖和振鈴可用串聯(lián)端接技術(shù)來(lái)控制。串聯(lián)端接時(shí)串聯(lián)電阻的值與電路(驅動(dòng)門(mén))輸出阻抗之和等于傳輸線(xiàn)的特性阻抗，如圖3所示。

 

圖2 并聯(lián)端接示意圖

 

圖3 串聯(lián)端接示意圖

 

如果線(xiàn)延遲時(shí)間比信號上升時(shí)間短得多，也可在不用串聯(lián)或并聯(lián)端接的情況下使用傳輸線(xiàn)。并聯(lián)端接線(xiàn)和串聯(lián)端接線(xiàn)都各有優(yōu)點(diǎn)，使用哪一種由系統的要求而定。一般來(lái)說(shuō)，并聯(lián)端接線(xiàn)的主要優(yōu)點(diǎn)是系統速度快且信號在線(xiàn)上傳輸完整無(wú)失真。長(cháng)線(xiàn)上的負載既不會(huì )影響驅動(dòng)長(cháng)線(xiàn)的驅動(dòng)門(mén)的傳輸延遲時(shí)間，又不會(huì )影響它的信號邊沿速度，但將使信號的傳輸延遲時(shí)間增大。串聯(lián)端接方法使電路有驅動(dòng)幾條平行負載線(xiàn)的能力，串聯(lián)端接線(xiàn)由于容性負載所引起的延遲時(shí)間增量約比相應并聯(lián)端接線(xiàn)的大一倍，而短線(xiàn)則因容性負載使邊沿速度放慢以及驅動(dòng)門(mén)延遲時(shí)間增大，但是串聯(lián)端接線(xiàn)的串擾比并聯(lián)端接線(xiàn)的要小，其主要原因是沿串聯(lián)端接線(xiàn)傳送的信號幅度僅僅是1/2的邏輯擺幅，因而開(kāi)關(guān)電流也只有并聯(lián)端接的開(kāi)關(guān)電流的一半，信號能量小所以串擾也就小。

 

 

PCB的電磁兼容設計的關(guān)鍵在于如何減少輻射能力以及如何提高抗干擾能力，合理的布局與布線(xiàn)是設計射頻電路PCB的保證。文中所述方法有利于提高射頻電路PCB設計的可靠性，解決好電磁干擾問(wèn)題，進(jìn)而達到電磁兼容的目的。

 

參考文獻

 

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