【導讀】Cadence 日前宣布推出可支持電學(xué)感知設計（EAD）的版圖套件，（EAD）在版圖繪制過(guò)程中可實(shí)現實(shí)時(shí)寄生參數提取，從而為工程師們節省從數天到數周不等的設計時(shí)間。新產(chǎn)品和方法學(xué)減少了進(jìn)行多次設計反復和“過(guò)度設計”的需要，從而提高了性能，減小了面積。
全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天宣布推出用于實(shí)現電學(xué)感知設計的Virtuoso®版圖套件，它是一種開(kāi)創(chuàng )性的定制設計方法，能提高設計團隊的設計生產(chǎn)力和定制IC的電路性能。這是一種獨特的在設計中實(shí)現電學(xué)驗證功能，讓設計團隊在創(chuàng )建版圖時(shí)即可監控電學(xué)問(wèn)題，而不用等到版圖完成才能驗證其是否滿(mǎn)足最初設計意圖。Virtuoso版圖套件EAD功能在為工程師們縮短多達30%的電路設計周期的同時(shí)，還可優(yōu)化芯片尺寸和性能。
采用這種創(chuàng )新的全新技術(shù)，工程師們能實(shí)時(shí)地從電學(xué)方面分析、模擬和驗證互連線(xiàn)決定，從而在電學(xué)上建立時(shí)便正確的版圖。這種實(shí)時(shí)的可見(jiàn)性讓工程師們減少了保守的設計行為——或者“過(guò)度設計”——這些行為對芯片性能和面積有負面影響。
Virtuoso版圖套件EAD可提供：
- 從運行于Virtuoso模擬設計環(huán)境的仿真中捕獲電流和電壓，并將這些電學(xué)信息傳送給版圖環(huán)境的能力。
- 讓電路設計師能設置電學(xué)約束條件（例如匹配的電容和電阻）、并允許版圖工程師實(shí)時(shí)觀(guān)察這些約束條件是否得到滿(mǎn)足的管理功能。
- 一個(gè)在版圖被創(chuàng )建時(shí)即可對它進(jìn)行快速評估、并提供設計中電學(xué)視圖來(lái)進(jìn)行實(shí)時(shí)分析和優(yōu)化的、內置的互連線(xiàn)寄生參數提取引擎。
- 電遷移（EM）分析，在畫(huà)版圖時(shí)如果產(chǎn)生任何電遷移問(wèn)題即提醒版圖工程師注意。
- 部分版圖再仿真，有助于防止錯誤被深藏于密布的版圖，從而盡可能減少重新設計，減少“過(guò)度設計”的需要。
- 電路設計師與版圖設計工程師之間更高程度的協(xié)作，以實(shí)現電學(xué)上從建立起即正確的版圖，而不管設計團隊成員身在何處。
“Virtuoso版圖套件EAD表明我們在自動(dòng)化定制設計方面前進(jìn)了一大步，通過(guò)對電學(xué)問(wèn)題更高的實(shí)時(shí)可見(jiàn)度，讓版圖工程師與電路工程師之間能進(jìn)行更高效的協(xié)作，”Cadence主管硅實(shí)現部門(mén)研發(fā)的公司高級副總裁Tom Beckley表示。“EAD凸顯了我們對發(fā)展Virtuoso平臺的重視，確保它能滿(mǎn)足無(wú)數依靠它來(lái)處理復雜設計難題的工程師們的需要。”
